專利名稱：一種fpga陣列處理板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種FPGA信號處理板，屬于數(shù)字信號處理技術(shù)領(lǐng)域。
背景技術(shù)：
FPGA陣列信號處理板主要應(yīng)用于對信號處理實時性要求苛刻的場合，例如 雷達信號處理、圖像處理、通訊基站等。在這些應(yīng)用中除了需要非常高的接口 帶寬，對數(shù)據(jù)處理能力以及緩存數(shù)據(jù)的深度也有非常高的要求。然而目前大多 數(shù)FPGA陣列信號處理板無法同時滿足上述三方面的要求，如Spectrum公司推 出的PRO-3100處理板，板載存儲容量只有512MB;并且現(xiàn)有的FPGA陣列信號處 理板在FPGA間的互連上多釆用傳統(tǒng)系統(tǒng)同步總線或異步總線方式，使數(shù)據(jù)傳輸 帶寬受限，如DRS公司的Chameleon II-VME-R處理板。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服己有FPGA陣列處理板無法同時滿足嵌入式系統(tǒng)對處 理能力、存儲容量和接口帶寬高要求的問題，使用DSP芯片和多片F(xiàn)PGA芯片設(shè) 計實現(xiàn)一種FPGA陣列處理板。
本發(fā)明的目的是通過下述技術(shù)方案實現(xiàn)的。
本發(fā)明所涉及的一種FPGA陣列處理板包括 一個電源模塊、四個FPGA處 理子模塊、 一個FPGA收發(fā)模塊、 一個互聯(lián)芯片組模塊和一個FPGA加載模塊， 本處理板功能模塊結(jié)構(gòu)框圖見圖1，其中
電源模塊用于向板上的各功能模塊提供工作電壓；
FPGA處理子模塊和FPGA收發(fā)模塊上均設(shè)計了多個源同步接口， 4個FPGA 處理子模塊與FPGA收發(fā)模塊之間通過這些源同步接口按全互聯(lián)的拓撲結(jié)構(gòu)互 聯(lián)，從而實現(xiàn)模塊間點到點的高速數(shù)據(jù)傳輸；
FPGA處理處理子模塊通過源同步接口連接至PMC接插件的JN3和JN4用于
實現(xiàn)板間擴展；
FPGA收發(fā)模塊通過源同步接口連接至CPCI自定義接插件J4和J5，用于實 現(xiàn)板間擴展；FPGA收發(fā)模塊與互聯(lián)芯片組模塊間通過EMIF總線互聯(lián)； 互聯(lián)芯片組模塊通過串行RapidIO接口在CPCI自定義接插件J3上實現(xiàn)板 間互聯(lián)；
FPGA加載模塊包括一片CPLD芯片和一片NAND芯片，連接在互聯(lián)芯片組模 塊的EMIF總線上，并與FPGA處理子模塊以及FPGA收發(fā)模塊的SelectMAP配置 總線相連，實現(xiàn)對板上FPGA芯片的主機配置和CPLD配置兩種配置方式，在主 機配置方式下，主機通過PCI將配置程序傳遞給互聯(lián)芯片組，由互聯(lián)芯片組模 塊通過FPGA加載模塊訪問FPGA的SelectMAP配置接口 ，完成所有FPGA的配置； 在CPLD配置模式下，首先通過互聯(lián)芯片組將配置數(shù)據(jù)通過FPGA加載模塊中的 CPLD寫入NAND存儲體，上電后由CPLD讀取NAND存儲體內(nèi)的配置數(shù)據(jù)，通過 FPGA的SelectMAP配置接口完成FPGA的程序配置；
每個FPGA處理子模塊包括有DDR SDRAM和ZBT SRAM，可用于保存運算數(shù)據(jù) 和參數(shù)。
有益效果
本發(fā)明所涉及的一種FPGA陣列處理板使用了 5片F(xiàn)PGA,每片F(xiàn)PGA有512 個18X 18 500固z專用高速乘法器，從而使整板FPGA陣列的峰值處理能力 1280GMACS; 4個FPGA處理子模塊內(nèi)部各包括1GB的DDR SDRAM,整板最大存儲 容量為4GB的DDR SDRAM; FPGA處理子模塊和FPGA收發(fā)模塊間通過源同步接口 實現(xiàn)全互連，任意兩個模塊間的帶寬為1.6GB/s;處理板對外接口豐富，包括 J4和J5上設(shè)計的4組1. 6GB/s的源同步接口、 J3上設(shè)計的1. 25Gbps 4x的串 行RapidIO、兩個PMC子卡的JN3和JN4上各自定義的1. 6GB/s源同步接口以及 Jl上實現(xiàn)的用于板卡與主機間的通訊的標準32bit/66MHz CPCI總線接口。相 比現(xiàn)有FPGA板卡，本發(fā)明所涉及的一種FPGA陣列處理板在處理能力、存儲深 度、接口速率三個方面均得到了提高。另外，本處理板采用DSP+CPLD+NAND的 配置組合，即可以通過主機對FPGA程序進行靈活的配置，也可以借助NAND的 大存儲容量保存多個版本的FPGA配置程序。


圖1是本發(fā)明的功能模塊原理框圖2是本發(fā)明的互聯(lián)芯片組模塊的結(jié)構(gòu)框圖；圖3是本發(fā)明的FPGA模塊間源同步互聯(lián)連接示意圖； 圖4是本發(fā)明的FPGA配置設(shè)計示意圖。
具體實施例方式
下面結(jié)合附圖與具體實施方式
對本發(fā)明做進一步詳細描述
本發(fā)明中4個FPGA處理子模塊以及一個FPGA收發(fā)模塊均采用Xilinx公司 的XC4VSX55型FPGA芯片，每片F(xiàn)PGA帶有512個DSP48 Slice,單片F(xiàn)PGA峰值 處理能力可達256GMACS;每個處理子模塊包括一個容量為1024MB的DDR-SDRAM 芯片組，該芯片組包括8片Micron公司的MT46V128M8 (每片容量128MB)，數(shù) 據(jù)位寬64bit， DDR-SDRAM接口工作頻率可達167圖z，每個處理子模塊的存儲帶 寬為2. 6GB/s，整個FPGA陣列處理板的DDR-SDRAM存儲容量4GB。
4個FPGA處理子模塊和一個FPGA收發(fā)模塊間通過源同步接口實現(xiàn)全互聯(lián)， 每兩個模塊間的數(shù)據(jù)傳輸帶寬1.6GB/s。為了實現(xiàn)高速源同步方式互聯(lián)，在設(shè)計 時利用了XC4VSX55芯片的專用時鐘管腳(Clock Capable 1/0，簡稱CC管腳)， 任意兩片模塊間源同步方式互聯(lián)的連接示意圖如圖3所示，F(xiàn)PGA間互連的差分 信號共18對，包括16對數(shù)據(jù)和2對幀信號，每片F(xiàn)PGA輸出一路隨路時鐘至對 方的CC管腳。如圖3所示的源同步互聯(lián)設(shè)計方式有兩大特點1、兩片F(xiàn)PGA間 的互聯(lián)帶寬最大可達到1.6GB/s; 2、通過充分利用FPGA的軟件可配置特點，可 根據(jù)需求設(shè)計FPGA間的互聯(lián)帶寬，即根據(jù)需求分配收、發(fā)的數(shù)據(jù)鏈路的位寬。
FPGA收發(fā)模塊以自定義的方式通過J4、 J5實現(xiàn)板間基于源同步傳輸方式的 互聯(lián)，最高傳輸帶寬7.2GB/s; 4個FPGA處理子模塊同樣以自定義的方式通過 兩個PMC接口的JN3、 JN4接插件實現(xiàn)與PMC背板的基于源同步傳輸方式的板間 互聯(lián)，每條鏈路帶寬1.6GB/s。
互聯(lián)芯片組模塊包括一片竹公司的TMS320C6455型DSP、 PLX公司的PCI 橋芯片PCI6466以及National Semiconductor公司的DP83 65型PHY芯片，如 圖2所示。其中DSP可通過32bit的EMIF總線訪問FPGA收發(fā)模塊，其上的PCI 接口以及PMC背板接口 JN1、 JN2均以32bit/66MHz的PCI總線形式連接至 PCI6466的PCI從端總線；PCI6466的PCI主端總線通過CPCI連接器的Jl同主 機板上的PCI橋互聯(lián)。本板上的PCI橋既可以工作在透明模式下又可以工作在 非透明模式下，模式選擇通過硬件跳線實現(xiàn)。利用DSP片上集成的千兆以太網(wǎng)MAC接口，通過DP83865芯片實現(xiàn)MAC層至PHY層的轉(zhuǎn)換，從而實現(xiàn)標準的千兆 以太網(wǎng)接口。 DSP片上集成的1. 25Gbps 4x串行RapidIO連接至J3，用于板間 串行RapidIO互連。
為了便于實現(xiàn)主機對FPGA的配置，同時節(jié)省成本，在FPGA配置電路的設(shè) 計上沒有釆用標準的EPROM配置方式，即每片F(xiàn)PGA外掛一片配置EPR0M,而是 采用DSP+CPLD+NAND的配置組合，如圖4所示，F(xiàn)PGA加載模塊包括一片CPLD和 一片NAND芯片，F(xiàn)PGA配置程序可以保存至NAND存儲體中。本發(fā)明的FPGA配置 方式包括主機配置和CPLD配置兩種方式，通過跳線選擇。在主機配置方式下， 主機通過PCI將配置程序傳遞給互聯(lián)芯片組，由互聯(lián)芯片組模塊通過FPGA加載 模塊訪問FPGA的SelectMAP配置接口，完成所有FPGA的配置；在CPLD配置模 式下，首先通過互聯(lián)芯片組將配置數(shù)據(jù)通過FPGA加載模塊中的CPLD寫入NAND 存儲體，上電后由CPLD讀取NAND存儲體內(nèi)的配置數(shù)據(jù)，通過FPGA的SelectMAP 配置接口完成FPGA的程序配置。CPLD選用了 Xilinx公司CoolRunner-II系列 的XC2C128芯片，它完成的功能包含以下三部分1、在CPLD配置模式下，實 現(xiàn)對NAND存儲體的訪問，將配置數(shù)據(jù)從NAND存儲體中讀出，然后將配置數(shù)據(jù) 通過SelectMAP配置接口寫入5片F(xiàn)PGA; 2、在主機配置模式下，完成DSP的 EMIF接口與SelectMAP接口的時序轉(zhuǎn)換，實現(xiàn)主機對FPGA的配置。3、完成DSP 的EMIF接口與NAND存儲體接口的時序轉(zhuǎn)換，實現(xiàn)DSP對NAND存儲體的訪問， 從而將配置數(shù)據(jù)寫入NAND存儲體中。NAND存儲體選用三星公司的K9F5608B芯 片，容量為32MB，由于NAND存儲體采用類IO接口，其對外接口不隨容量變化 而改變，因此本發(fā)明板卡可選用更大容量的NAND器件，從而保存多個版本的FPGA 配置數(shù)據(jù)。
權(quán)利要求
1.一種FPGA陣列處理板，使用DSP芯片和多片F(xiàn)PGA芯片實現(xiàn)高速信號處理能力，其特征在于該處理板包括一個電源模塊、四個FPGA處理子模塊、一個FPGA收發(fā)模塊、一個互聯(lián)芯片組模塊和一個FPGA加載模塊，其中電源模塊用于向板上的各功能模塊提供工作電壓；FPGA處理子模塊和FPGA收發(fā)模塊上均設(shè)計了多個源同步接口，4個FPGA處理子模塊與FPGA收發(fā)模塊之間通過這些源同步接口按全互聯(lián)的拓撲結(jié)構(gòu)互聯(lián)，從而實現(xiàn)模塊間點到點的高速數(shù)據(jù)傳輸；FPGA處理處理子模塊通過源同步接口連接至PMC接插件的JN3和JN4用于實現(xiàn)板間擴展；FPGA收發(fā)模塊通過源同步接口連接至CPCI自定義接插件J4和J5，用于實現(xiàn)板間擴展；FPGA收發(fā)模塊與互聯(lián)芯片組模塊間通過EMIF總線互聯(lián)；互聯(lián)芯片組模塊通過串行RapidIO接口在CPCI自定義接插件J3上實現(xiàn)板間互聯(lián)；FPGA加載模塊包括一片CPLD芯片和一片NAND芯片，連接在互聯(lián)芯片組模塊的EMIF總線上，并與FPGA處理子模塊以及FPGA收發(fā)模塊的SelectMAP配置總線相連，實現(xiàn)對板上FPGA芯片的主機配置和CPLD配置兩種配置方式，在主機配置方式下，主機通過PCI將配置程序傳遞給互聯(lián)芯片組，由互聯(lián)芯片組模塊通過FPGA加載模塊訪問FPGA的SelectMAP配置接口，完成所有FPGA的配置；在CPLD配置模式下，首先通過互聯(lián)芯片組將配置數(shù)據(jù)通過FPGA加載模塊中的CPLD寫入NAND存儲體，上電后由CPLD讀取NAND存儲體內(nèi)的配置數(shù)據(jù)，通過FPGA的SelectMAP配置接口完成FPGA的程序配置；每個FPGA處理子模塊包括有DDR SDRAM和ZBT SRAM，可用于保存運算數(shù)據(jù)和參數(shù)。
2. 根據(jù)權(quán)利要求1所述的一種FPGA陣列處理板，其特征在于使用5片 FPGA組成處理陣列，整板峰值處理能力達到1280GMACS; 4個FPGA處理子模塊 內(nèi)部各包括1GB的DDRSDR細，整板最大存儲容量為4GB的DDR SDRAM; FPGA處 理子模塊和FPGA收發(fā)模塊間通過源同步接口實現(xiàn)全互連，任意兩個模塊間的帶 寬為1. 6GB/s; J4和J5連接器上實現(xiàn)4組1. 6GB/s的源同步接口， J3上實現(xiàn) 1. 25Gbps 4x的串行RapidIO， JN3和JN4連接器上實現(xiàn)1. 6GB/s的源同步接口，Jl連接器上實現(xiàn)與主機通信的標準32bit/66MHz CPCI總線接口 。
3.根據(jù)權(quán)利要求1所述的一種FPGA陣列處理板，其特征在于使用CPCI 6U 標準板型，工作在工控計算機平臺，4個FPGA處理子模塊以及一個FPGA收發(fā) 模塊均使用Xilinx公司的XC4VSX55型FPGA芯片，互聯(lián)芯片組模塊使用TI公 司的TMS320C6455型DSP、 PLX公司的PCI橋芯片PCI6466以及National Semiconductor公司的DP83865型PHY芯片，F(xiàn)PGA加載模塊使用一片Xilinx公 司的XC2C128型CPLD芯片和一片三星公司的K9F5608B型NAND芯片。
全文摘要
本發(fā)明涉及一種FPGA信號處理板，屬于數(shù)字信號處理技術(shù)領(lǐng)域。該處理板包括一個電源模塊、四個FPGA處理子模塊、一個FPGA收發(fā)模塊、一個互聯(lián)芯片組模塊和一個FPGA加載模塊，F(xiàn)PGA處理子模塊和FPGA收發(fā)模塊采用全互聯(lián)方式連接，每兩個模塊間的互聯(lián)帶寬高達1.6B/s。本處理板通過PCI總線、RapidIO總線以及源同步接口實現(xiàn)了對外的多種高速接口，并搭載了容量為4GB的DDR SDRAM，存儲帶寬高達10688MB/s。采用DSP+CPLD+NAND的配置組合使板上FPGA具有靈活的配置方式。本發(fā)明適合應(yīng)用于信號處理實時性要求苛刻的場合，如雷達信號處理、圖像處理、通訊基站等。
文檔編號H03K19/177GK101588175SQ200910087850
公開日2009年11月25日 申請日期2009年6月24日 優(yōu)先權(quán)日2009年6月24日
發(fā)明者冀連營, 劉國滿, 方秋均, 民 謝, 高梅國 申請人:北京理工大學