專利名稱：延遲鎖相環(huán)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種延遲鎖相環(huán)電路，特別是關(guān)于一種防止錯(cuò)誤鎖定的延遲鎖相環(huán)電路。
背景技術(shù)：
時(shí)鐘(Clock)是現(xiàn)代通訊電路中不可或缺的部分，獲得穩(wěn)定時(shí)鐘的典型方法是使 用鎖相環(huán)PLL，通過頻率合成將輸出信號(hào)偏差鎖定至具有穩(wěn)定度很高的參考晶體振蕩器上。 鎖相環(huán)分模擬鎖相環(huán)APLL、數(shù)字鎖相環(huán)DPLL和延遲鎖相環(huán)DLL。模擬鎖相環(huán)和數(shù)字鎖相環(huán) 分別使用模擬和數(shù)字壓控振蕩器VCO，一般用于獲得高穩(wěn)定的倍頻信號(hào)，但不易獲得不同相 位的同頻信號(hào)，且需要經(jīng)過頻率鎖定和相位鎖定兩個(gè)過程，鎖定時(shí)間一般較長(zhǎng)，壓控振蕩器 設(shè)計(jì)也比較復(fù)雜；而延遲鎖相環(huán)DLL (Delay Locked Loop，延遲鎖相環(huán))的輸出只是對(duì)基準(zhǔn) 的延遲，鎖定過程中沒有緩慢的頻率捕獲過程，而僅有相位捕獲過程，鎖定快，能很方便地
獲得不同相位e的同頻信號(hào)，而相位e除以角頻率"等于時(shí)間t(e/" 二t)，即不同相
位意味著不同延時(shí)。 延遲鎖相環(huán)DLL大量應(yīng)用于微處理器和內(nèi)存界面，它能保持芯片內(nèi)時(shí)鐘同 步，防止時(shí)鐘錯(cuò)位。延遲鎖相環(huán)DLL典型結(jié)構(gòu)框圖如圖l所示，包含鑒相器PD(Phase Detector) 11、電荷泵CP (Charge Pump) 12以及壓控延遲線VCDL (Voltage Control Delay Line) 13，參考時(shí)鐘REF被耦合至鑒相器PD11以及壓控延遲線VCDL13，該壓控延遲線 VCDL13產(chǎn)生輸出時(shí)鐘(未示出)，該輸出時(shí)鐘是參考時(shí)鐘REF的延遲版本，并且作為鑒相器 反饋輸入信號(hào)被耦合到鑒相器PD11 。 現(xiàn)有技術(shù)的典型鑒相器PDll如圖2所示。圖2的鑒相器是一個(gè)雙D觸發(fā)器結(jié)構(gòu)。 上面的D觸發(fā)器的時(shí)鐘CLK輸入延遲鏈的參考時(shí)鐘REF，下面的D觸發(fā)器的時(shí)鐘CLK輸入 延遲鏈的鑒相器反饋輸入信號(hào)FB(DLL輸出)。 一般，延遲鎖相環(huán)的目的是將輸出信號(hào)相對(duì) 于參考信號(hào)REF延遲1個(gè)周期TCLK， N個(gè)延遲單元均可以緩沖輸出，第i個(gè)延遲單元輸出
延時(shí)為+><7^^ 。啟動(dòng)時(shí)若鑒相器反饋輸入信號(hào)延時(shí)小于0. 5TCLK，則出現(xiàn)錯(cuò)誤鎖定(False
Lock);當(dāng)鑒相器反饋輸入信號(hào)延時(shí)處于(0. 5 1. 5) XTM時(shí)能正常鎖定，輸出延時(shí)TCLK。
圖3為現(xiàn)有技術(shù)中鑒相器錯(cuò)鎖瞬態(tài)波形示意圖。圖中/RCK、 /FCK、 /UP、 /DN依次 對(duì)應(yīng)圖2中的參考時(shí)鐘REF、鑒相器反饋輸入信號(hào)(DLL輸出)FB、電荷泵充電開關(guān)控制信號(hào) UP、電荷泵放電開關(guān)控制信號(hào)DN，或非門經(jīng)過非門后形成復(fù)位信號(hào)RST (RST = /UP+/DN)。假 定各觸發(fā)器均從低電平開始，當(dāng)參考時(shí)鐘REF(/RCK)第一個(gè)上升沿到來時(shí)，上面的D觸發(fā)器 將其輸入高電平傳送至其輸出UP， UP為高電平，因下面的D觸發(fā)器輸出仍為低電平，復(fù)位信 號(hào)RST為高電平；當(dāng)鑒相器反饋輸入信號(hào)FB(/FCK)上升沿到來時(shí)，下面的D觸發(fā)器將其輸 入高電平傳送至其輸出DN，DN為高電平，因UP和DN均為高電平，則RST = /UP+A)N為低電 平，兩個(gè)D觸發(fā)器同時(shí)被復(fù)位，UP和DN均變?yōu)榈碗娖剑划?dāng)鑒相器反饋輸入信號(hào)FB(/FCK)對(duì) 參考時(shí)鐘REF(/RCK)的延遲小于0. 5TCLK時(shí)(如圖3示)，UP高電平時(shí)間長(zhǎng)于DN高電平時(shí)間，后續(xù)電荷泵CP12對(duì)電容充電時(shí)間長(zhǎng)于放電時(shí)間，電容上的電壓持續(xù)增加，壓控延遲線 VCDL13的供電電壓持續(xù)上升，其延時(shí)持續(xù)減小，最終使鑒相器反饋輸入信號(hào)FB(/FCK)向前 移動(dòng)并對(duì)齊參考時(shí)鐘REF(/RCK)發(fā)生錯(cuò)鎖，輸出對(duì)參考時(shí)鐘沒有正確延時(shí)TCLK。
綜上所述，可知先前延遲鎖相環(huán)電路在啟動(dòng)時(shí)若鑒相器反饋輸入信號(hào)延時(shí)小于 0. 5TM則容易出現(xiàn)錯(cuò)誤鎖定的問題，因此實(shí)有必要提出改進(jìn)的技術(shù)手段，來解決此一問題。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的種種缺點(diǎn)，本發(fā)明的主要目的在于提供一種防止延遲鎖相 環(huán)電路在啟動(dòng)時(shí)當(dāng)鑒相器反饋輸入信號(hào)延時(shí)小于O. 5T^出現(xiàn)錯(cuò)誤鎖定的延遲鎖相環(huán)電路。
為達(dá)上述及其它目的，本發(fā)明一種延遲鎖相環(huán)電路，包括 鑒相電路，比較一參考時(shí)鐘的相位和一鑒相器反饋輸入信號(hào)的相位，并將結(jié)果作 為檢測(cè)信號(hào)輸出至電荷泵； 電荷泵，將該鑒相電路的輸出信號(hào)轉(zhuǎn)換成電壓信號(hào)； 壓控延遲線，接收該參考時(shí)鐘并通過對(duì)應(yīng)于該電壓信號(hào)的延遲時(shí)間來延時(shí)該參考 時(shí)鐘，并將其輸出信號(hào)作為該鑒相器反饋輸入信號(hào)；
該鑒相電路還包括 鑒相器，該鑒相器的兩個(gè)輸出端分別耦合至該電荷泵的兩個(gè)輸入端；以及 防錯(cuò)鎖電路，其輸出端耦合至該鑒相器，以使該鑒相器延遲一個(gè)脈沖。 該防錯(cuò)鎖電路至少包括一 D觸發(fā)器，該D觸發(fā)器使用該參考時(shí)鐘作為觸發(fā)時(shí)鐘。 該鑒相器包含兩個(gè)D觸發(fā)器，分別為第一 D觸發(fā)器和第二 D觸發(fā)器，其中，第一 D
觸發(fā)器的時(shí)鐘輸入端耦合至該參考時(shí)鐘，第二 D觸發(fā)器的時(shí)鐘輸入端耦合至該鑒相器反饋
輸入信號(hào)。 該防錯(cuò)鎖電路的D觸發(fā)器輸出端耦合至該鑒相器的第一 D觸發(fā)器。 當(dāng)該參考時(shí)鐘第一上升沿到來時(shí)，該鑒相器的第一D觸發(fā)器的輸入為低電平，輸
出也為低電平 當(dāng)該鑒相器反饋輸入信號(hào)上升沿到來時(shí)，該鑒相器的第二D觸發(fā)器的輸出為高電 平。 當(dāng)該參考時(shí)鐘第二個(gè)上升沿到來時(shí)，該鑒相器的第一D觸發(fā)器的輸入為高電平， 該鑒相器的第一 D觸發(fā)器與第二 D觸發(fā)器的輸出均變?yōu)榈碗娖健?當(dāng)該鑒相器反饋輸入信號(hào)對(duì)該參考時(shí)鐘的延遲介于(0 1. 5) XTM時(shí)，該鑒相器 反饋輸入信號(hào)上升沿向后移動(dòng)并對(duì)齊至該參考時(shí)鐘的第二上升延。 與現(xiàn)有的延遲鎖相環(huán)電路相比，本發(fā)明通過在現(xiàn)有鑒相器基礎(chǔ)上增加一防錯(cuò)鎖電 路，將該防錯(cuò)鎖電路輸出端耦合至該鑒相器，通過該防錯(cuò)鎖電路使該鑒相器在電路啟動(dòng)時(shí) 延遲一個(gè)脈沖，解決了延遲鎖相環(huán)電路在啟動(dòng)時(shí)鑒相器反饋輸入信號(hào)延時(shí)小于O. 5T^會(huì)出 現(xiàn)錯(cuò)誤鎖定的問題。


圖1是現(xiàn)有技術(shù)中延遲鎖相環(huán)電路的典型框圖；
圖2是現(xiàn)有技術(shù)中鑒相器的典型電路 圖3是圖2中鑒相器出現(xiàn)錯(cuò)誤鎖定的瞬態(tài)波形； 圖4是本發(fā)明延遲鎖相環(huán)電路的簡(jiǎn)單結(jié)構(gòu)框圖； 圖5是本發(fā)明延遲鎖相環(huán)電路中鑒相電路的電路圖； 圖6是圖5中鑒相電路仿真瞬態(tài)波形圖。
具體實(shí)施例方式
以下通過特定的具體實(shí)例并結(jié)合

本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可 由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同 的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離 本發(fā)明的精神下進(jìn)行各種修飾與變更。 圖4及圖5分別是本發(fā)明一種防止錯(cuò)誤鎖定的延遲鎖相環(huán)電路的簡(jiǎn)單結(jié)構(gòu)方框圖 以及圖4延遲鎖相環(huán)電路中鑒相電路的電路圖。如圖4及圖5所示，本發(fā)明一種防止錯(cuò)誤 鎖定的延遲鎖相環(huán)電路包括鑒相電路21、電荷泵22以及壓控延遲線23。其工作原理與現(xiàn) 有技術(shù)大致相同，鑒相電路21比較外部時(shí)鐘信號(hào)REF(參考時(shí)鐘)的相位和延遲鎖相環(huán)電 路的鑒相器反饋輸入信號(hào)的相位，并將結(jié)果作為檢測(cè)信號(hào)輸出到電荷泵22，電荷泵22可利 用電容器將鑒相電路21的輸出信號(hào)轉(zhuǎn)換成電壓信號(hào)，壓控延遲線23接收參考時(shí)鐘REF信 號(hào)并通過對(duì)應(yīng)于電荷泵22的輸出電壓信號(hào)的延遲時(shí)間來延時(shí)所述參考時(shí)鐘REF，然后壓控 延遲線23的輸出信號(hào)也被反饋以作為鑒相器21的輸入之一，即鑒相器反饋輸入信號(hào)。
請(qǐng)繼續(xù)參考圖5，鑒相電路21包括鑒相器210和防錯(cuò)鎖電路211。鑒相器210包 括第一 D觸發(fā)器201和第二 D觸發(fā)器202，其中第一 D觸發(fā)器201的時(shí)鐘輸入端耦合到參考 時(shí)鐘REF，第二 D觸發(fā)器202的時(shí)鐘輸入端耦合至鑒相器反饋輸入信號(hào)FB，且每個(gè)D觸發(fā)器 的輸出端(UP、DN)分別耦合至電荷泵22各自的UP/DOWN輸入端，以便基于時(shí)鐘之間所檢測(cè) 到的相位差來增加或減小參考時(shí)鐘的延遲。 防錯(cuò)鎖電路211至少包括一個(gè)D觸發(fā)器203，該D觸發(fā)器203同樣使用參考時(shí)鐘 REF作為觸發(fā)時(shí)鐘，其輸出端ND耦合至鑒相器210的第一 D觸發(fā)器201，同樣假定各觸發(fā)器 均從低電平開始，當(dāng)參考時(shí)鐘REF(/RCK)第一個(gè)上升沿到來時(shí)，參見圖6，因防錯(cuò)鎖電路211 的D觸發(fā)器203的輸入為高電平，其輸入的高電平被傳送至其輸出端ND ;由于電路存在時(shí) 延，輸出端ND高電平略晚于參考時(shí)鐘REF (/RCK)第一個(gè)上升沿才出現(xiàn)，故在參考時(shí)鐘REF (/ RCK)第一個(gè)上升沿來臨時(shí)鑒相器211的第一D觸發(fā)器201的輸入ND尚為低電平，其輸出 UP不受參考時(shí)鐘REF(/RCK)控制，其仍然為低電平；稍后當(dāng)鑒相器反饋輸入信號(hào)FB(/FCK) 上升沿到來時(shí)，鑒相器211的第二D觸發(fā)器202將其輸入高電平傳送至其輸出DN， DN為高 電平，由于UP仍為低電平，RST = /UP+A)N為高電平，不進(jìn)行復(fù)位；當(dāng)參考時(shí)鐘REF(/RCK) 第二個(gè)上升沿來臨時(shí)，第一D觸發(fā)器201的輸入ND已經(jīng)為高電平，其輸入高電平被傳送至 其輸出UP，輸出UP為高電平，因第二 D觸發(fā)器202輸出已經(jīng)為高電平，RST = /UP+/DN變?yōu)?低電平，第一 D觸發(fā)器201及第二 D觸發(fā)器202均被復(fù)位，其輸出UP、DN均變?yōu)榈碗娖?；?dāng) 鑒相器反饋輸入信號(hào)FB(/FCK)對(duì)參考時(shí)鐘REF(/RCK)的延遲介于(0 1. 5) XTM時(shí)(如 圖6所示)，輸出DN高電平時(shí)間長(zhǎng)于輸出UP高電平時(shí)間，后續(xù)電荷泵對(duì)電容放電時(shí)間長(zhǎng)于 充電時(shí)間，電容上的電壓持續(xù)降低，VCDL的供電電壓持續(xù)下降，其延時(shí)持續(xù)增加，最終使鑒 相器反饋輸入信號(hào)FB(/FCK)上升沿向后移動(dòng)并對(duì)齊至REF(/RCK)第二上升延，電路正常鎖
5定，輸出對(duì)基準(zhǔn)時(shí)鐘正確延時(shí)TM，因此本發(fā)明利用該防錯(cuò)鎖電路211使鑒相器210延遲一 個(gè)脈沖，解決了延遲鎖相環(huán)20在啟動(dòng)時(shí)鑒相器反饋輸入信號(hào)延時(shí)小于0. 5T^會(huì)出現(xiàn)錯(cuò)鎖 的問題。 上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本 領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾與改變。因此， 本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。
權(quán)利要求
一種延遲鎖相環(huán)電路，包括鑒相電路，比較一參考時(shí)鐘的相位和一鑒相器反饋輸入信號(hào)的相位，并將結(jié)果作為檢測(cè)信號(hào)輸出至電荷泵；電荷泵，將該鑒相電路的輸出信號(hào)轉(zhuǎn)換成電壓信號(hào)；壓控延遲線，接收該參考時(shí)鐘并通過對(duì)應(yīng)于該電壓信號(hào)的延遲時(shí)間來延時(shí)該參考時(shí)鐘，并將其輸出信號(hào)作為該鑒相器反饋輸入信號(hào)；其特征在于，該鑒相電路還包括鑒相器，該鑒相器的兩個(gè)輸出端分別耦合至該電荷泵的兩個(gè)輸入端；以及防錯(cuò)鎖電路，其輸出端耦合至該鑒相器，以使該鑒相器延遲一個(gè)脈沖。
2. 如權(quán)利要求l所述的延遲鎖相環(huán)電路，其特征在于，該防錯(cuò)鎖電路至少包括一D觸發(fā) 器，該D觸發(fā)器使用該參考時(shí)鐘作為觸發(fā)時(shí)鐘。
3. 如權(quán)利要求2所述的延遲鎖相環(huán)電路，其特征在于，該鑒相器包含兩個(gè)D觸發(fā)器，分 別為第一 D觸發(fā)器和第二 D觸發(fā)器，其中，第一 D觸發(fā)器的時(shí)鐘輸入端耦合至該參考時(shí)鐘， 第二 D觸發(fā)器的時(shí)鐘輸入端耦合至該鑒相器反饋輸入信號(hào)。
4. 如權(quán)利要求3所述的延遲鎖相環(huán)電路，其特征在于，該防錯(cuò)鎖電路的D觸發(fā)器輸出端 耦合至該鑒相器的第一 D觸發(fā)器。
5. 如權(quán)利要求4所述的延遲鎖相環(huán)電路，其特征在于，當(dāng)該參考時(shí)鐘第一上升沿到來 時(shí)，該鑒相器的第一D觸發(fā)器的輸入為低電平，輸出也為低電平。
6. 如權(quán)利要求5所述的延遲鎖相環(huán)電路，其特征在于，當(dāng)該鑒相器反饋輸入信號(hào)上升 沿到來時(shí)，該鑒相器的第二D觸發(fā)器的輸出為高電平。
7. 如權(quán)利要求6所述的延遲鎖相環(huán)電路，其特征在于，當(dāng)該參考時(shí)鐘第二個(gè)上升沿到 來時(shí)，該鑒相器的第一 D觸發(fā)器的輸入為高電平，該鑒相器的第一 D觸發(fā)器與第二 D觸發(fā)器 的輸出均變?yōu)榈碗娖健?br> 8. 如權(quán)利要求7所述的延遲鎖相環(huán)電路，其特征在于，當(dāng)該鑒相器反饋輸入信號(hào)對(duì)該 參考時(shí)鐘的延遲介于(0 1. 5) XTM時(shí)，該鑒相器反饋輸入信號(hào)上升沿向后移動(dòng)并對(duì)齊至 該參考時(shí)鐘的第二上升延。
全文摘要
本發(fā)明公開一種延遲鎖相環(huán)電路，該延遲鎖相環(huán)電路包括鑒相電路、電荷泵以及壓控延遲線，該鑒相電路包括一防錯(cuò)鎖電路和一鑒相器，其通過將該防錯(cuò)鎖電路輸出端耦合至該鑒相器，通過該防錯(cuò)鎖電路使該鑒相器在電路啟動(dòng)時(shí)延遲一個(gè)脈沖，解決了延遲鎖相環(huán)電路在啟動(dòng)時(shí)鑒相器反饋輸入信號(hào)延時(shí)小于0.5TCLK會(huì)出現(xiàn)錯(cuò)誤鎖定的問題。
文檔編號(hào)H03L7/085GK101697488SQ20091019782
公開日2010年4月21日 申請(qǐng)日期2009年10月28日 優(yōu)先權(quán)日2009年10月28日
發(fā)明者段新東 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司;