專利名稱：具有脈寬調(diào)制模塊的數(shù)字處理器及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有數(shù)字脈寬調(diào)制(P麗)功能的數(shù)字處理器，且更具體而言涉及一種 帶有具有動態(tài)可調(diào)相位偏移能力、高速運行及同時更新多個脈寬調(diào)制工作循環(huán)寄存器的脈 寬調(diào)制模塊的數(shù)字處理器。
背景技術(shù)：
當(dāng)前，數(shù)字或模擬脈寬調(diào)制(P麗)產(chǎn)生裝置均不具有在P麗產(chǎn)生裝置運行的同時 改變P麗相位偏移的功能?，F(xiàn)有的與微控制器相集成的數(shù)字P麗產(chǎn)生裝置設(shè)計用來滿足電 動機控制工業(yè)中的技術(shù)要求。 在現(xiàn)有模擬P麗產(chǎn)生裝置中，有意地使P麗輸出信號之間的相位關(guān)系為固定的。商 家生產(chǎn)兩相、三相或四相輸出的裝置，其中各輸出之間的相位關(guān)系是均勻地分布于整個P麗 周期中。在摩托羅拉MC68HC08SR12及MC68HC908SR12裝置中構(gòu)建具有偏移P麗信號相位 的功能的數(shù)字P麗模塊1304，但這些裝置無法在P麗產(chǎn)生器運行的同時改變P麗輸出之間 的相位關(guān)系。2003年2月25日頒予的第6， 525， 501號美國專利闡述一種用于實施多個同 時進行的工作循環(huán)寄存器更新的方法。 因此，所屬領(lǐng)域中需要具有為新電源應(yīng)用所需的可動態(tài)更新P麗相位偏移功能， 包括格式模式、相移功能、多個同時進行的P麗工作循環(huán)寄存器更新及先進的模擬-數(shù)字轉(zhuǎn) 換器(ADC)觸發(fā)器定時功能。

發(fā)明內(nèi)容
本發(fā)明通過為與數(shù)字處理器(例如微處理器、微控制器、數(shù)字信號處理器及類似 裝置)集成(附接)在一起的數(shù)字式P麗產(chǎn)生模塊(裝置)提供將適用于操作及控制先進 電源系統(tǒng)的特征，來克服現(xiàn)有技術(shù)的上述問題以及其他缺點及不足。 本發(fā)明包括一 P麗產(chǎn)生器，其特點是極高速度及高分辨功能，并且還包括產(chǎn)生標
準的互補P麗、推挽P麗、可變偏移P麗、多相P麗、限流P麗、電流復(fù)位P麗及獨立時基P麗、
同時進一步為ADC模塊提供相對于所述P麗信號精確定時的自動觸發(fā)的功能。 這些特征尤其有利于控制一種需要極高速度運行的電源，以獲得高切換頻率下的
高分辨率、及改變用于驅(qū)動電源功率組件的各P麗輸出信號之間相位關(guān)系的能力。 本發(fā)明的一附加特征使一數(shù)字處理器能夠存取單個P麗工作循環(huán)寄存器來同時
更新任何及/或所有P麗產(chǎn)生器，以與更新多個工作循環(huán)寄存器相比減少所述數(shù)字處理器
的工作負荷。 根據(jù)各具體實例性實施例，可動態(tài)更新的相位偏移P麗產(chǎn)生可例如按下述兩種方 式中的一種來實施(1) P麗產(chǎn)生模塊可使用一數(shù)字加法器模塊來將一偏移量加至P麗周期
4計數(shù)器。此計數(shù)器與加法器組合為所述偏移P麗信號產(chǎn)生提供時基。使用一具有獨特機理 的加法器模塊來處理"翻轉(zhuǎn)"情形而無需額外的比較器邏輯。(2)所述P麗產(chǎn)生模塊可使用 多個計數(shù)器模塊來產(chǎn)生偏移P麗信號，所述偏移P麗信號是通過將所述多個P麗計數(shù)器中 的每一個初始化至用戶指定的值來產(chǎn)生的。 一模塊為各P麗產(chǎn)生器之間的計數(shù)器模塊提供 同步。 為實現(xiàn)極高速度的運行，所述P麗計數(shù)器模塊采用一新穎的計數(shù)器模塊。為了在 以新的工作循環(huán)信息更新多個P麗產(chǎn)生器時減小所述數(shù)字處理器的工作負荷，使用多個多 路復(fù)用器來將所述工作循環(huán)值自一主工作循環(huán)(MDC)寄存器路由至所有P麗產(chǎn)生器。每一 P麗產(chǎn)生器均可有選擇地使用其自身的P麗工作循環(huán)(PDC)寄存器或來自共用MDC寄存器 的數(shù)據(jù)。因此，可對多個P麗產(chǎn)生器有利地應(yīng)用由所述數(shù)字處理器存取的單個寄存器。
通過下文出于揭示目的而給出并應(yīng)結(jié)合附圖來閱讀的對各具體實例性實施例的 說明將易知其他技術(shù)特征及優(yōu)點。


通過結(jié)合附圖閱讀下文說明，可獲得對本發(fā)明及其優(yōu)點的更全面了解，在圖式 中 圖la-lg圖解說明用于功率轉(zhuǎn)換應(yīng)用的各種P麗信號格式的時序圖；
圖2圖解說明各種P麗信號空載時間格式的時序圖； 圖3圖解說明一用于產(chǎn)生相位偏移P麗的加法器_減法器的具體實例性實施例的 示意性方塊圖； 圖4圖解說明一用于產(chǎn)生相位偏移P麗的復(fù)式計數(shù)器的具體實例性實施例的示意 性方塊圖； 圖5圖解說明用于同時更新多個P麗工作循環(huán)值的多個多路復(fù)用器的一具體實例 性實施例的示意性方塊圖； 圖6圖解說明一用于產(chǎn)生P麗的高速定時器/計數(shù)器的具體實例性實施例的示意 性方塊圖； 圖7圖解說明一用于改良來自P麗產(chǎn)生器的P麗信號的分辨率的微調(diào)模塊的具體 實例性實施例的示意性方塊圖； 圖8圖解說明一 P麗擴展器及一 P麗收縮器的具體實例性實施例的示意性時序 圖； 圖9圖解說明一用于改良P麗信號的相位偏移、空載時間及工作循環(huán)的分辨率的 電路的具體實例性實施例的示意性方塊圖； 圖10圖解說明一模擬_數(shù)字轉(zhuǎn)換器的觸發(fā)電路的具體實例性實施例的示意性方 塊圖； 圖11圖解說明一用于產(chǎn)生推挽模式P麗信號的電路的具體實例性實施例的示意 性方塊圖； 圖12圖解說明一用于支持電流復(fù)位P麗模式的圖11的改進型電路的具體實例性 實施例的示意性方塊圖；及 圖13圖解說明一帶有具有動態(tài)可調(diào)相位偏移能力、高速運行及同時更新多個脈寬調(diào)制工作循環(huán)寄存器的脈寬調(diào)制模塊的數(shù)字處理器。 本發(fā)明可易于作出各種修改及替代形式。本發(fā)明的各具體實施例以舉例方式圖解 說明于附圖中并詳細闡述于本文中。然而，應(yīng)了解，本文中對各具體實施例所作的說明并非 意欲將本發(fā)明限定至所揭示的特定形式。而是，意欲涵蓋歸屬于由隨附權(quán)利要求書所界定 的本發(fā)明精神及范圍內(nèi)的所有修改、替代及等效形式。
具體實施例方式
現(xiàn)在參見圖式，圖中示意性地圖解說明本發(fā)明的各實例性實施例的細節(jié)。圖式中 相同的元件將由相同的編號表示，且相似的元件將由帶有不同的小寫字母后綴的相同編號 表示。
電源設(shè)計需要使用與功率轉(zhuǎn)換(應(yīng)用)模塊的模塊拓撲相匹配的P麗信號格式。
這些P麗模式信號格式在圖la-lg中圖解說明如下 圖la :標準互補模式P麗 圖lb:推挽模式P麗 圖lc:多相模式P麗 圖ld :可變相位偏移模式P麗 圖le:限流模式P麗 圖If :電流復(fù)位模式P麗 圖lg :獨立時基模式P麗 電源應(yīng)用在提供高頻P麗切換的同時需要高的工作循環(huán)分辨率。根據(jù)本發(fā)明各具 體實例性實施例，與任一已知P麗產(chǎn)生器技術(shù)產(chǎn)品的速度功能相比，一種新的、新穎的且非 顯而易見的P麗產(chǎn)生器設(shè)計提供高達16倍的分辨率。本文中所揭示的各具體實例性實施 例可提供高分辨率的高頻P麗切換信號。 一具體實例性實施例圖解說明于圖6中，且另一 具體實例性實施例圖解說明于圖7-9中。 參見圖13，圖中描繪一帶有具有動態(tài)可調(diào)相位偏移能力、高速運行及同時更新多 個脈寬調(diào)制工作循環(huán)寄存器的脈寬調(diào)制模塊的數(shù)字處理器。數(shù)字處理器1302可(例如)為 (但不限于)微處理器、微控制器、數(shù)字信號處理器(DSP)、應(yīng)用專用集成電路(ASIC)、可編 程邏輯陣列(PLA)及類似裝置。脈寬調(diào)制(P麗)模塊1304可耦合至數(shù)字處理器1302，并可 封裝于與數(shù)字處理器1302相同的集成電路封裝中。數(shù)字處理器1302及P麗模塊1304可 制作于同一集成電路小片(未顯示)上，也可制作于不同的集成電路小片上并共同封裝于 一個集成電路封裝中，或者其可封裝于分立的集成電路封裝中。 根據(jù)本發(fā)明各實例性實施例，P麗模塊1304具有在確定互補P麗信號之間插入非 現(xiàn)用P麗(空載時間)時間周期的能力。此種強制的非重疊時間稱作正的空載時間。P麗模 塊1304還具有插入負空載時間_其為強制的P麗信號重疊_的能力。這些空載時間波形 格式圖解說明于圖2中。 P麗產(chǎn)生器模塊還具有產(chǎn)生相對于P麗信號的上升及下降精確定時的觸發(fā)信號 的獨特功能，以用于向一模擬-數(shù)字轉(zhuǎn)換器(ADC)模塊發(fā)出命令，所述模擬-數(shù)字轉(zhuǎn)換器 (ADC)模塊適于進行采樣并將模擬電壓及電流測量值轉(zhuǎn)換成數(shù)字值以供數(shù)字處理器使用。 此特征圖解說明于圖10中。
參見圖ll，圖中描繪一用于產(chǎn)生推挽模式P麗信號并實施P麗引導(dǎo)以提供推挽 P麗輸出的電路的示意性方塊圖。通常，一定時器/計數(shù)器1102從零向上計數(shù)，直至由一比 較器1106確定出其達到由一周期寄存器1104指定的值為止。周期寄存器1104包含一代 表用于確定所述P麗周期的最大計數(shù)器值的用戶指定值。當(dāng)定時器/計數(shù)器1102與周期 寄存器1104中的值相匹配時，由一來自比較器1106的復(fù)位信號清除定時器/計數(shù)器1102， 且此循環(huán)重復(fù)進行。 一工作循環(huán)寄存器1108存儲用戶指定的工作循環(huán)值。每當(dāng)定時/計 數(shù)器1102的值小于存儲于工作循環(huán)寄存器1108中的工作循環(huán)值時，一P麗輸出信號1120 便得到確定(被驅(qū)動至高狀態(tài))，且當(dāng)定時器/計數(shù)器值1102大于或等于存儲于工作循環(huán) 寄存器1108中的工作循環(huán)值時，P麗輸出信號1120被解除確定(被驅(qū)動至低狀態(tài))。推挽 模式P麗信號P麗H 1116及P麗L 1118可分別通過一雙態(tài)切換觸發(fā)器1110及與門1112及 1114來產(chǎn)生。 根據(jù)本發(fā)明的實例性具體實施例，P麗模塊1304具有能夠產(chǎn)生可在時間上彼此相 對偏移的P麗信號(相位偏移P麗也稱作相移P麗)的電路。本文中還揭示能在各P麗產(chǎn) 生器之間實現(xiàn)可變同步的兩種不同的具體實例性實施例。第一具體實例性實施例圖解說明 于圖3中，且第二具體實例性實施例圖解說明于圖4中。 參見圖3，圖中描繪一用于產(chǎn)生相位偏移P麗的加法器_減法器的示意性方塊圖。 該加法_減法器_其總體上由編號300表示-具有同步能力，同時能夠使一 P麗信號相對于 其他P麗信號發(fā)生相移(偏移)。加法器/減法器300包括一由所有現(xiàn)有的P麗產(chǎn)生器模 塊共享的共用定時器/計數(shù)器302。 一偏移寄存器304 (對于每一 P麗產(chǎn)生器均是唯一的) 存儲用戶指定的相位偏移值。周期寄存器306(由所有P麗產(chǎn)生器共享)存儲用戶指定的 周期值。一二進制加法器308將當(dāng)前定時器/計數(shù)器值加至所述偏移值。所得到的和代表 特定P麗產(chǎn)生器模塊的偏移時基。定時器/計數(shù)器302與所述偏移量之和可能會超過周期 寄存器306的值(而此是不允許發(fā)生的)。為了防止和值超過所述周期值，一減法器310從 所述偏移和值中減去所述周期值。此減法類似于一定時器/計數(shù)器"翻轉(zhuǎn)"。 一多路復(fù)用器 (MUX) 312選擇定時器/計數(shù)器302加偏移和值或定時器/計數(shù)器302加偏移量減周期值。 如果所述減法器值為負數(shù)(其由最高有效位指示)或等于零(其由減法器位[15:0]為零 來指示)，則所述加法器值仍小于所述周期，因而MUX 312選擇所述加法器值。如果所述減 法器值為正數(shù)(MSB為零)，則MUX 312選擇所述減法器值。MUX 312的輸出表示要由P麗 產(chǎn)生器使用的相位偏移時基。在一比較器314中將MUX 312輸出與工作循環(huán)寄存器316中 的工作循環(huán)值相比較，以產(chǎn)生P麗輸出信號318。使用減法器310的符號(MSB)來實施加法 器308輸出與減法器310輸出之間的選擇過程會節(jié)省一通常可用于檢測其中定時器/計數(shù) 器值加偏移值超過所述周期值的情形的比較器的"成本"。 參見圖4，圖中描繪一用于產(chǎn)生相位偏移P麗的復(fù)式計數(shù)器的示意性方塊圖。復(fù)式 計數(shù)器400包括一共用主定時器/計數(shù)器402、一周期寄存器404及一比較器模塊406。復(fù) 式計數(shù)器400是在所有P麗產(chǎn)生器之間共享。復(fù)式計數(shù)器400從零開始向上計數(shù)，直至其 定時器/計數(shù)器值等于周期寄存器404值為止。當(dāng)所述主定時器/計數(shù)器值與所述周期值 相匹配時，主定時器/計數(shù)器402由比較器406復(fù)位至零，且此過程重復(fù)進行。主定時器/ 計數(shù)器402為每一 P麗產(chǎn)生器中的個別定時器/計數(shù)器提供同步信息。
每一P麗產(chǎn)生器中的個別定時器/計數(shù)器在由用戶在偏移寄存器408中指定的值
7處開始計數(shù)。這些個別定時器/計數(shù)器中的每一個均向上計數(shù)，直至其與主周期寄存器404 中的值相匹配為止。當(dāng)個別專用定時器/計數(shù)器等于所述周期值時，其復(fù)位至零并開始重 新向上計數(shù)。每當(dāng)主定時器/計數(shù)器402等于周期寄存器404中的周期值時，以其相應(yīng)的 偏移寄存器值來加載個別定時器/計數(shù)器402。將每一個別定時器/計數(shù)器的輸出與其相 應(yīng)的工作循環(huán)值相比較，以產(chǎn)生P麗輸出信號。 參見圖5，圖中描繪用于同時更新多個P麗工作循環(huán)值的多個多路復(fù)用器 502a-502n的示意性方塊圖。根據(jù)本發(fā)明的各實例性具體實施例，P麗模塊1304具有如下 能力通過允許多個P麗產(chǎn)生器504a-504n共享一共用主工作循環(huán)寄存器506而非要求單 獨地更新每一個P麗產(chǎn)生器工作循環(huán)寄存器508a-508n來減小數(shù)字處理器(未顯示)的工 作負載。 圖6圖解說明一種構(gòu)建用于使用圖3中所述的一般化方法來產(chǎn)生P麗的高速定時 器/計數(shù)器模塊的獨特方法。定時器/計數(shù)器模塊基本上為具有一用于遞增所述定時器/ 計數(shù)器的加法器模塊的寄存器。由于將一"進位"自定時器/計數(shù)器的最低有效位傳播至最 高有效位所需的時間，設(shè)計以極高速度運行的大的(16位)定時器/計數(shù)器模塊比較困難。 另一困難的設(shè)計問題是在將所述定時器/計數(shù)器輸出與所述工作循環(huán)值相比較的"小于或 等于"比較器模塊中進行的"進位"。二進制比較器模塊類似于加法器模塊，并具有相同的進 位傳播延遲問題。圖6中所圖解說明的模塊是獨一無二的。計數(shù)器602的兩個最低有效位 是以高速率(4X CLK)來計時，而計數(shù)器604的14個最高有效位是以一可能是4X CLK的頻 率的四分之一的較慢的時鐘(CLK)來計時。類似的模塊傳統(tǒng)上將較小的兩位計數(shù)器看作一 "預(yù)定標器"。然而， 一傳統(tǒng)的預(yù)定標器還需要一 自所述預(yù)定標器至所述主計數(shù)器的"進位"。 圖6中所圖解說明的方塊圖模塊則避免了此問題。為了避免在計數(shù)過程及比較過程期間的 "進位"問題，在啟動計數(shù)序列之前檢測及"預(yù)處理"將導(dǎo)致產(chǎn)生進位的情形。
例如，如果所述偏移值的兩個最低有效位大于所述工作循環(huán)值的兩個最低有效 位，則使所述偏移值的14個最高有效位在加載到主14位定時器/計數(shù)器中之前遞增。這 時，兩位計數(shù)器602與14位計數(shù)器604完全"解耦合"且不可能按嚴格的二進制序列來計 數(shù)。例如，根據(jù)初始值而定，總計數(shù)器(604及602)的4個最低有效位的計數(shù)序列可為0110 0111 0100 0101 1010 1011 1000 1001 1110 1111 1100 1101，而不是傳統(tǒng)的二進 制序列OOOO 0001 0010 0011 0100 0101 0110 0111 1000 10011010 1011。下兩位與 上14位的此種"解耦合"需要專用機構(gòu)以相對于定時器/計數(shù)器比較器模塊來構(gòu)建所述工 作循環(huán)。將比較器的上14位構(gòu)建成標準二進制"小于或等于"比較器模塊。所述比較器的
下兩位檢查所述兩位計數(shù)器與所述工作循環(huán)值的下兩位之間的相等性。由于所述下兩位計
數(shù)器以一種與所述上14位計數(shù)器斷開的方式計數(shù)，因此需要一機構(gòu)來使P麗輸出在所述工 作循環(huán)的上14位等于所述計數(shù)器值且所述下2位比較器尚未檢測到一相等情形的時間周 期期間保持被確定(被驅(qū)動至高狀態(tài))。 參見圖7及8，圖中描繪用于產(chǎn)生極高速度P麗的其他實施方案。圖7圖解說明一 如何可將微調(diào)模塊702耦合至P麗產(chǎn)生器704以改良標準P麗信號的分辨率的方塊圖。圖 8圖解說明如何可使用延遲元件804a與"或"門802的組合來擴展P麗信號806、及如何可 使用延遲元件804b與"AND"門808的組合來收縮P麗信號810。 可使用一例如圖解說明于圖11中的數(shù)字P麗模塊1304來驅(qū)動微調(diào)模塊702。微調(diào)模塊702包括為對由傳統(tǒng)數(shù)字P麗產(chǎn)生器模塊(圖11)輸出的P麗信號增加改良的工作 循環(huán)分辨率、改良的相位偏移分辨率及改良的空載時間分辨率所需的所有電路。所有標準 數(shù)字P麗產(chǎn)生器模塊均在每一時鐘周期中使用計數(shù)器及/或加法器模塊來遞增一計數(shù)值。 數(shù)字計數(shù)器模塊難以設(shè)計成在高頻下運行，因為計數(shù)過程使用一隱含于計數(shù)器模塊中或以 顯式方式構(gòu)建的"加法器"模塊來形成計數(shù)器。加法器模塊需要將"進位"信號自加法器輸 出的最低有效位傳播至加法器輸出的最高有效位。此種進位傳播過程需要所述進位信號經(jīng) 過許多級邏輯，從而使計數(shù)過程放慢。根據(jù)本發(fā)明，構(gòu)建極小的移位寄存器及小的多路復(fù)用 器模塊便能夠以高的速度且因此以高的頻率運行。 圖9圖解說明用于改良P麗信號的相位偏移、空載時間及工作循環(huán)的分辨率的實 例性電路。所描繪的相移電路是以移位寄存器及多路復(fù)用器構(gòu)建而成的可編程延遲元件。 發(fā)至MUX的選擇信號選擇相移量。第二移位寄存器及其多路復(fù)用器和"AND"門構(gòu)建空載時 間調(diào)節(jié)邏輯。第三移位寄存器及多路復(fù)用器及"與"和"或"門擴展及收縮P麗信號。使用 擴展的P麗信號來增大工作循環(huán)值，且收縮的P麗信號表示減小的工作循環(huán)P麗信號。P麗 信號擴展及收縮操作由例如以480MHz時鐘信號來計時的兩個觸發(fā)器進一步處理。此級提 供附加工作循環(huán)分辨率的第三位。增強的工作循環(huán)分辨率的第四位可通過使用具有與及或 門的1納秒延遲元件來實現(xiàn)。在輸出端處，一多路復(fù)用器根據(jù)P麗信號被證實為真還是補 碼來選擇擴展的或收縮的P麗信號。 一最終多路復(fù)用器(MUX)在所產(chǎn)生的P麗信號或預(yù)定 狀態(tài)(如果檢測到系統(tǒng)錯誤)之間進行選擇。 參見圖10，圖中描繪模擬-數(shù)字轉(zhuǎn)換器(ADC)的觸發(fā)電路的示意性方塊圖。通常， 在電感器電流處于其最大值的時刻，觸發(fā)ADC，以測量電源施加模塊中的電壓及電流。通常， 將剛好在P麗信號的上升或下降緣之前或之后進行這些測量。如果用戶已選擇在P麗信號 的下降緣上進行觸發(fā)，則此模塊將用戶指定的觸發(fā)器偏移值加至工作循環(huán)寄存器值或從工 作循環(huán)寄存器值中減去用戶指定的觸發(fā)器偏移值。如果用戶希望在P麗信號的上升緣上進 行觸發(fā)，則從P麗周期值中減去觸發(fā)器偏移量，或者將觸發(fā)器偏移量加至0000，以便獲得剛 好在P麗循環(huán)結(jié)束之前、或剛好在新的P麗循環(huán)開始之后的時間點。如果所述P麗產(chǎn)生器 處于一其中P麗信號通過外部信號加以修改的模式中，則所述偏移量相對于外部P麗控制 信號為正數(shù)。 參見圖12，圖中描繪經(jīng)修改的圖11所示電路的示意性方塊圖，該電路用于支持電 流復(fù)位P麗模式以支持電流復(fù)位P麗模式(圖lf)。 一上升緣檢測器模塊監(jiān)控外部P麗控 制信號。如果用戶已啟用電流復(fù)位模式，且檢測到信號的上升緣，則P麗計數(shù)器早于P麗周 期寄存器中的編程而復(fù)位。 上文已就各具體實例性實施例闡述了本發(fā)明。根據(jù)本發(fā)明，可改變系統(tǒng)參數(shù)，通常 由設(shè)計工程師針對所需應(yīng)用來指定及選擇這些參數(shù)。此外，還可涵蓋所屬領(lǐng)域的一般技術(shù) 人員根據(jù)本文中所述的教示內(nèi)容容易地設(shè)想出的其他實施例仍可歸屬于由隨附權(quán)利要求 書所界定的本發(fā)明范圍內(nèi)。本發(fā)明可按所屬領(lǐng)域的技術(shù)人員根據(jù)本文中所述的教示內(nèi)容所 易知的不同但等效的方式來加以修改及實施。
權(quán)利要求
一種用于改良脈寬調(diào)制(PWM)信號的相位偏移、空載時間及工作循環(huán)的分辨率的設(shè)備，其包括PWM相移邏輯，其包括一第一串行移位寄存器，其具有耦合至粗PWM信號的D輸入、耦合至第一時鐘的時鐘輸入及多個二進制加權(quán)輸出，及一第一多路復(fù)用器，其具有耦合至所述第一串行移位寄存器的多個二進制加權(quán)輸出中相應(yīng)二進制加權(quán)輸出的多個輸入、及用于選擇將所述第一串行移位寄存器的多個二進制加權(quán)輸出中哪一個耦合至所述第一多路復(fù)用器的輸出的選擇控制輸入，其中所述第一多路復(fù)用器的輸出包括相移PWM信號；PWM空載時間邏輯，其包括一第二串行移位寄存器，其具有耦合至第一多路復(fù)用器輸出的D輸入、耦合至所述第一時鐘的時鐘輸入、及多個二進制加權(quán)輸出，一第二多路復(fù)用器，其具有耦合至所述第二串行移位寄存器的多個二進制加權(quán)輸出中相應(yīng)二進制加權(quán)輸出的多個輸入、及用于選擇將所述第二串行移位寄存器的多個二進制加權(quán)輸出中哪一個耦合至所述第二多路復(fù)用器的輸出的選擇控制輸入，及一第一與門，其具有耦合至所述第二串行移位寄存器的所述多個二進制加權(quán)輸出中的一最低有效二進制加權(quán)輸出的第一輸入及耦合至所述第二多路復(fù)用器輸出的第二輸入，其中所述第一與門的輸出包括具有空載時間的PWM信號；PWM粗收縮邏輯，其包括一第三串行移位寄存器，其具有耦合至所述第一與門輸出的D輸入、耦合至所述第一時鐘的時鐘輸入、及多個二進制加權(quán)輸出，一第三多路復(fù)用器，其具有耦合至所述第三串行移位寄存器的多個二進制加權(quán)輸出中相應(yīng)二進制加權(quán)輸出的多個輸入、及用于選擇將所述第三串行移位寄存器的多個二進制加權(quán)輸出中哪一個耦合至所述第三多路復(fù)用器的輸出的選擇控制輸入，一第二與門，其具有耦合至所述第三串行移位寄存器的所述多個二進制加權(quán)輸出中的一最低有效二進制加權(quán)輸出的第一輸入及耦合至所述第三多路復(fù)用器輸出的第二輸入，其中所述第二與門的輸出包括粗收縮PWM信號；PWM粗擴展邏輯，其包括一第一或門，其具有耦合至所述第三串行移位寄存器的所述多個二進制加權(quán)輸出中的一最低有效二進制加權(quán)輸出的第一輸入及耦合至所述第三多路復(fù)用器輸出的第二輸入，其中所述第一或門的輸出包括粗擴展PWM信號；PWM中等收縮邏輯，其包括一第一D觸發(fā)器，其具有耦合至所述第二與門輸出的D輸入，耦合至所述第一時鐘的時鐘輸入，以及一輸出，一第二D觸發(fā)器，其具有耦合至所述第一D觸發(fā)器輸出的D輸入，耦合至第二時鐘的時鐘輸入，，以及一輸出其中所述第二時鐘快于所述第一時鐘，一第三與門，其具有耦合至所述第一D觸發(fā)器輸出的第一輸入及耦合至所述第二D觸發(fā)器輸出的第二輸入，一第四多路復(fù)用器，其具有耦合至所述第一D觸發(fā)器輸出的第一輸入及耦合至所述第三與門輸出的第二輸入、用于將所述第四多路復(fù)用器的所述第一或第二輸入耦合至所述第四多路復(fù)用器的輸出的選擇控制輸入，其中所述第四多路復(fù)用器輸出包括一中等收縮PWM信號；PWM中等擴展邏輯，其包括一第三D觸發(fā)器，其具有耦合至所述第一或門輸出的D輸入，耦合至所述第一時鐘的時鐘輸入，以及一輸出，一第四D觸發(fā)器，其具有耦合至所述第三D觸發(fā)器輸出的D輸入，耦合至所述第二時鐘的時鐘輸入，以及一輸出，一第二或門，其具有耦合至所述第三D觸發(fā)器輸出的第一輸入及耦合至所述第四D觸發(fā)器輸出的第二輸入，一第五多路復(fù)用器，其具有耦合至所述第三D觸發(fā)器輸出的第一輸入及耦合至所述第二或門輸出的第二輸入、用于將所述第五多路復(fù)用器的所述第一或第二輸入耦合至所述第五多路復(fù)用器的輸出的選擇控制輸入，其中所述第五多路復(fù)用器輸出包括中等擴展PWM信號；PWM細收縮邏輯，其包括一第一延遲元件，其具有耦合至所述第四多路復(fù)用器輸出的輸入，一第四與門，其具有耦合至所述第四多路復(fù)用器輸出的第一輸入及耦合至所述第一延遲元件的輸出的第二輸入，第一六多路復(fù)用器，其具有耦合至所述第四多路復(fù)用器輸出的第一輸入、耦合至所述第四與門的輸出的第二輸入及用于將所述第六多路復(fù)用器的所述第一或第二輸入耦合至所述第六多路復(fù)用器的輸出的選擇控制輸入，其中所述第六多路復(fù)用器輸出包括細收縮PWM信號；PWM細擴展邏輯，其包括一第二延遲元件，其具有耦合至所述第五多路復(fù)用器輸出的輸入，一第三或門，其具有耦合至所述第五多路復(fù)用器輸出的第一輸入及耦合至所述第二延遲元件的輸出的第二輸入，一第七多路復(fù)用器，其具有耦合至所述第五多路復(fù)用器輸出的第一輸入、耦合至所述第三或門的輸出的第二輸入及用于將所述第七多路復(fù)用器的所述第一或第二輸入耦合至所述第七多路復(fù)用器的輸出的選擇控制輸入，其中所述第七多路復(fù)用器輸出包括細擴展PWM信號；及一第八多路復(fù)用器，其具有耦合至所述第六多路復(fù)用器輸出的第一輸入、耦合至所述第七多路復(fù)用器輸出的第二輸入、及用于將所述第八多路復(fù)用器的所述第一或第二輸入耦合至所述第八多路復(fù)用器的輸出的選擇控制輸入，其中所述第八多路復(fù)用器輸出包括所述細收縮或細擴展PWM信號。
2. 如權(quán)利要求1所述的設(shè)備，其進一步包括第九多路復(fù)用器，所述第九多路復(fù)用器具 有耦合至所述第八多路復(fù)用器輸出的第一輸入、耦合至預(yù)定P麗信號的第二輸入、及用于 選擇所述第八多路復(fù)用器輸出或所述預(yù)定P麗信號的選擇控制輸入作為一輸出。
3. 如權(quán)利要求2所述的設(shè)備，其中在檢測到錯誤時選擇所述預(yù)定P麗信號。
全文摘要
本發(fā)明提供一種脈寬調(diào)制(PWM)產(chǎn)生器，其特點是具有極高速度及高分辨率功能、及產(chǎn)生標準互補PWM、推挽PWM、可變偏移PWM、多相PWM、限流PWM、電流復(fù)位PWM及獨立時基PWM的能力，同時進一步提供對一相對于PWM信號精確定時的模擬-數(shù)字轉(zhuǎn)換(ADC)模塊的自動觸發(fā)。其應(yīng)用包括控制一需要極高速度運行的切換電源，以獲得高切換頻率下的高分辨率、及改變用于驅(qū)動電源功率組件的各PWM輸出信號之間相位關(guān)系的能力。可使用單個PWM工作循環(huán)寄存器來同時更新任何及/或所有PWM產(chǎn)生器，以與更新多個工作循環(huán)寄存器相比減小數(shù)字處理器的工作負荷。
文檔編號H03K7/08GK101777895SQ20091021552
公開日2010年7月14日 申請日期2005年8月12日 優(yōu)先權(quán)日2004年8月23日
發(fā)明者布賴恩·克里斯 申請人:密克羅奇普技術(shù)公司