專利名稱：鎖存電路裝置的條件控制的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及鎖存電路裝置的條件控制的系統(tǒng)及方法。
背景技術(shù)：
一般而言，例如同步鎖存器及異步鎖存器以及觸發(fā)器類型邏輯存儲元件等順序電 路元件表示電路裝置的基本構(gòu)建塊。鎖存器可包括一對反相器，其交叉耦合以建立雙穩(wěn)態(tài) 裝置，所述雙穩(wěn)態(tài)裝置可存儲表示零或一的值。通過將例如反相器、與非(NAND)門及或 (OR)門等其他邏輯門耦合至鎖存器，可建立更復(fù)雜的邏輯電路?？稍陔娐穬?nèi)的多種位置處單獨或以存儲元件陣列來使用所述存儲元件。例如，可 在電路中使用所述存儲元件以臨時存儲數(shù)據(jù)位，例如在接口處或在處理器內(nèi)的執(zhí)行級的輸 入或輸出處接收到的數(shù)據(jù)位。在后續(xù)處理執(zhí)行之前，通常需要將存儲元件復(fù)位至后續(xù)操作 之前的已知狀態(tài)。對于處理器的執(zhí)行單元的輸出處的存儲元件而言，可能需要在每一執(zhí)行 循環(huán)之前復(fù)位每一存儲元件。所述復(fù)位操作可包括斷定存儲元件的復(fù)位輸入處的邏輯高電 壓電平。不幸地，邏輯高電壓電平(亦即，復(fù)位信號)的斷定導(dǎo)致非所要的功率耗散，所述 功率耗散可由歸因于導(dǎo)線跡線及切換晶體管的寄生電容產(chǎn)生。因此，需要經(jīng)過改進的鎖存 器復(fù)位電路。

發(fā)明內(nèi)容
在特定實施例中，揭示一種電路裝置，其包括接收復(fù)位控制信號的第一輸入，及響 應(yīng)于鎖存器的輸出的第二輸入。所述電路裝置進一步包括邏輯電路，其適合于響應(yīng)于在所 述第一輸入處接收到所述復(fù)位控制信號基于所述第二輸入有條件地復(fù)位所述鎖存器。在另一特定實施例中，揭示一種方法，其包括接收復(fù)位信號，所述復(fù)位信號指示 多個鎖存器的復(fù)位操作；及檢測與所述多個鎖存器中的每一者相關(guān)聯(lián)的狀態(tài)值。所述方法 還包括響應(yīng)于所述復(fù)位信號基于所述檢測到的狀態(tài)值選擇性地復(fù)位所述多個鎖存器中的 一些但非全部。在又一特定實施例中，揭示一種電路裝置，其包括適合于存儲數(shù)據(jù)的多個鎖存電 路。所述多個鎖存電路中的每一者包括鎖存器輸出。所述電路裝置進一步包括多個反饋路 徑。所述多個反饋路徑中的每一者耦合至與所述多個鎖存電路中的相應(yīng)鎖存電路相關(guān)聯(lián)的 相應(yīng)鎖存器輸出。所述電路裝置還包括響應(yīng)于所述多個反饋路徑中的每一者的邏輯電路。 所述邏輯電路適合于響應(yīng)于由所述多個反饋路徑提供的值選擇性地復(fù)位所述多個鎖存電 路中的一者或一者以上。在再一特定實施例中，揭示一種通信裝置，其包括數(shù)字信號處理器，及易失性存儲 器，所述易失性存儲器耦合至所述數(shù)字信號處理器且包括多個鎖存電路裝置。所述通信裝 置進一步包括復(fù)位邏輯電路，其耦合至所述易失性存儲器且響應(yīng)于來自所述多個鎖存電路 裝置的反饋以選擇性地復(fù)位所述鎖存電路裝置中的一些但非全部。
提供由基于相應(yīng)輸出狀態(tài)值選擇性地復(fù)位鎖存器的條件復(fù)位邏輯電路的實施例 提供的一個特定優(yōu)點在于，減小了整體功率消耗。另外，由于每一復(fù)位操作可在電源電路處 引入波動電流事件，因此減小復(fù)位操作的數(shù)目可帶來功率波動電流事件的整體減小。提供另一特定優(yōu)點在于，減小的功率消耗可允許便攜式裝置的較長電池壽命?；?者，減小的功率消耗允許制造商在不使裝置的整體便攜性降級的情況下利用較低廉(亦 即，較短壽命)電池。提供另一特定優(yōu)點在于，減小了交叉耦合噪聲。通過有條件地復(fù)位鎖存器中的每 一者，不必在同一時間復(fù)位鄰近鎖存器。因此，可減小交叉耦合噪聲，且還可減小解耦電容 器的數(shù)目。本發(fā)明的其他方面、優(yōu)點及特征在審閱包括以下章節(jié)的整個申請案之后將變得顯 而易見
具體實施方式及權(quán)利要求書。

圖1為包括有條件地復(fù)位鎖存電路的條件復(fù)位邏輯電路的電路裝置的實施例的 框圖；圖2為包括有條件地復(fù)位鎖存電路的條件復(fù)位邏輯電路的系統(tǒng)的實施例的圖；圖3為包括有條件地復(fù)位多個鎖存電路的條件復(fù)位控制邏輯電路的系統(tǒng)的實施 例的圖；圖4為有條件地控制數(shù)據(jù)鎖存電路的方法的特定說明性實施例的流程圖；以及圖5為包括電路裝置的無線通信裝置的說明性實施例的框圖，所述電路裝置具有 有條件地復(fù)位多個鎖存電路的條件復(fù)位控制邏輯電路。
具體實施例方式參看圖1，描繪電路裝置100，其包括數(shù)據(jù)鎖存器102及條件復(fù)位邏輯電路110。數(shù) 據(jù)鎖存器102具有數(shù)據(jù)鎖存器輸入104，并提供數(shù)據(jù)輸出106。在特定實施例中，數(shù)據(jù)鎖存 器102包含異步鎖存器裝置。數(shù)據(jù)鎖存器102接收來自條件復(fù)位邏輯電路110的第二輸入 116。條件復(fù)位邏輯電路110具有接收復(fù)位控制信號114的第一輸入及接收來自反饋路徑 112的反饋信號的第二輸入，所述反饋路徑112耦合至數(shù)據(jù)輸出106。數(shù)據(jù)輸出106經(jīng)由電 容器108耦合至電壓源以保持?jǐn)?shù)據(jù)輸出106處的數(shù)據(jù)值。在特定實施例中，條件復(fù)位邏輯電路110適合于基于復(fù)位控制信號114且基于數(shù) 據(jù)鎖存器102的數(shù)據(jù)輸出106處的數(shù)據(jù)值來有條件地復(fù)位數(shù)據(jù)鎖存器102，所述數(shù)據(jù)值是經(jīng) 由反饋路徑112在條件復(fù)位邏輯電路110的第二輸入處接收到。當(dāng)數(shù)據(jù)輸出106處的值表 示非復(fù)位值時，條件復(fù)位邏輯電路110經(jīng)配置以響應(yīng)于接收到復(fù)位控制信號114來有條件 地復(fù)位數(shù)據(jù)鎖存器102。在特定實施例中，條件復(fù)位邏輯電路110在數(shù)據(jù)輸出106的狀態(tài) 表示邏輯“1”值(亦即，非復(fù)位值)時復(fù)位數(shù)據(jù)鎖存器102，且在數(shù)據(jù)輸出106的狀態(tài)表示 邏輯“0”值(亦即，復(fù)位值)時不復(fù)位數(shù)據(jù)鎖存器102。應(yīng)理解，術(shù)語‘邏輯“0”’與‘邏輯 “1”’用以區(qū)分邏輯信號值，且可表示如通過本文中所揭示的系統(tǒng)及方法的特定實施可確定 的各種電壓電平或信號特性。由于僅在數(shù)據(jù)輸出106處的數(shù)據(jù)值表示例如邏輯高數(shù)據(jù)值(例如，邏輯“1”數(shù)據(jù)值)的非復(fù)位值時，由邏輯電路110有條件地復(fù)位數(shù)據(jù)鎖存器102，因此減小歸因于數(shù)據(jù)鎖 存器102的數(shù)據(jù)鎖存復(fù)位活動的功率消耗。在包括響應(yīng)于條件復(fù)位邏輯的多個鎖存電路的 電路裝置中，減小一個或一個以上數(shù)據(jù)鎖存器元件的功率消耗，從而減小整體功率消耗。此 外，也可減小交叉耦合噪聲及電源噪聲。參看圖2，展示系統(tǒng)200的特定實施例，所述系統(tǒng)200包括有條件地復(fù)位鎖存電路 的條件復(fù)位邏輯電路。系統(tǒng)200包括代表性數(shù)據(jù)鎖存電路204，其具有數(shù)據(jù)輸入206及數(shù)據(jù) 輸出208。系統(tǒng)200包括電容器210，其耦合至數(shù)據(jù)輸出208以保持?jǐn)?shù)據(jù)輸出208處的值。 系統(tǒng)200進一步包括具有第一輸入212及第二輸入214的條件復(fù)位邏輯電路202。條件復(fù) 位邏輯電路202響應(yīng)于在第一輸入212處接收到的復(fù)位信號218，且進一步響應(yīng)于在第二輸 入214處接收到的數(shù)據(jù)鎖存電路204的數(shù)據(jù)輸出208，以基于數(shù)據(jù)輸出208處的數(shù)據(jù)值有條 件地復(fù)位數(shù)據(jù)鎖存器204。在特定實施例中，控制輸出216經(jīng)由開關(guān)裝置240(例如，經(jīng)由經(jīng)配置以響應(yīng)于經(jīng) 由控制輸出216在柵極端子處接收到的信號將輸入203耦合至電源電壓的晶體管)耦合至 輸入203。在另一特定實施例中，開關(guān)裝置240可能并未包括于條件復(fù)位邏輯電路202中， 且可替代地配置為單獨控制裝置、數(shù)據(jù)鎖存電路204的一部分、一個或一個以上其他控制 電路(未圖示)的一部分，或其任何組合。在特定實施例中，條件復(fù)位邏輯電路202包括邏輯NAND門222、邏輯OR門224及 延遲電路226，所述延遲電路226包括串聯(lián)布置的多個反相器228、230及232。邏輯OR門 224在第一輸入處接收來自邏輯NAND門222的輸出234，且在第二輸入處接收延遲電路226 的輸出236。邏輯NAND門222經(jīng)耦合以接收響應(yīng)于復(fù)位控制信號218的第一輸入212，且 進一步經(jīng)耦合以接收響應(yīng)于數(shù)據(jù)鎖存電路204的數(shù)據(jù)輸出208的第二輸入214。在特定說明性實施例中，在非復(fù)位階段期間，第一輸入212處的復(fù)位控制信號218 的值處于邏輯“0”電平。邏輯NAND門222的輸出234處的對應(yīng)值為邏輯“1”值。第一反 相器228將邏輯“ 1，，值反轉(zhuǎn)為邏輯“0”值。第二反相器230將邏輯“0”值反轉(zhuǎn)為邏輯“ 1，， 值，且第三反相器232將邏輯“1”值反轉(zhuǎn)為邏輯“0”值。邏輯OR門224接收來自NAND門 222的輸出234的邏輯“1”值，且還接收來自延遲電路226的輸出236的邏輯“0”值，從而 導(dǎo)致具有邏輯“1”值的控制輸出216。當(dāng)復(fù)位信號218在第一輸入212處改變至邏輯“1” 值時，僅在第二輸入214也具有邏輯“1”值(亦即，數(shù)據(jù)鎖存電路204的數(shù)據(jù)輸出208處的 值也處于邏輯“1”值)的情況下，NAND門222的輸出234處的值改變。如果數(shù)據(jù)輸出208 處的數(shù)據(jù)值處于邏輯“0”電平，那么邏輯NAND門222的輸出234保持于邏輯“1”電平，且 邏輯OR門224的控制輸出216保持于邏輯“1”值。當(dāng)在斷定條件復(fù)位邏輯電路202的第一輸入212處的復(fù)位信號218時數(shù)據(jù)輸出 208處的數(shù)據(jù)值處于邏輯“1”電平時，邏輯NAND門222的輸出234處的數(shù)據(jù)值改變至邏輯 “0”值，且延遲電路226的輸出236處的值臨時保持于邏輯“0”值。因此，邏輯OR門224的 控制輸出216臨時改變至邏輯“0”電平。NAND門222的輸出234處的邏輯“0”值由第一反 相器228反轉(zhuǎn)為邏輯“1”電平。第二反相器230將邏輯“1”反轉(zhuǎn)為邏輯“0”，且第三反相器 232將邏輯“0”反轉(zhuǎn)為邏輯“1”。反相器228、230及232中的每一者包括門延遲。在此實 例中，在三個門延遲之后，第三反相器232向邏輯OR門224的輸入提供邏輯“ 1 ”值，且控制 輸出216處的電壓電平返回至邏輯“1”電壓電平。
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當(dāng)在輸入203處接收到有條件的復(fù)位信號之后將數(shù)據(jù)鎖存電路204的數(shù)據(jù)輸出 208復(fù)位為邏輯“0”值時，經(jīng)由反饋路徑將數(shù)據(jù)輸出208處的邏輯值提供至NAND門222的 第二輸入214。NAND門222的輸出234接著變?yōu)檫壿嫛?1”值，且使邏輯OR門224的控制輸 出216保持于邏輯“1”值。參看圖3，展示包括電路裝置的系統(tǒng)300，所述電路裝置包括有條件地復(fù)位多個鎖 存電路的條件復(fù)位控制邏輯電路。系統(tǒng)300包括適合于存儲數(shù)據(jù)的多個數(shù)據(jù)鎖存電路304。 數(shù)據(jù)鎖存電路304中的每一者包括數(shù)據(jù)鎖存器輸入及鎖存器輸出。數(shù)據(jù)鎖存電路304的代 表性輸入及輸出通常分別指示于310及312處。個別鎖存器輸出在圖3中表示于316及 318處。系統(tǒng)300包括多個反饋路徑314。多個反饋路徑314中的每一者耦合至相應(yīng)鎖存 器輸出312，所述鎖存器輸出312與多個數(shù)據(jù)鎖存電路304中的相應(yīng)一者相關(guān)聯(lián)。系統(tǒng)300 還包括條件復(fù)位邏輯電路302，所述條件復(fù)位邏輯電路302響應(yīng)于多個反饋路徑314中的每 一者，且包括響應(yīng)于一個或一個以上復(fù)位控制信號308的輸入。條件復(fù)位邏輯電路302適 合于響應(yīng)于由多個反饋路徑314提供的值且響應(yīng)于復(fù)位控制信號308來選擇性地復(fù)位多個 數(shù)據(jù)鎖存電路304中的一者或一者以上。在特定實施例中，條件復(fù)位邏輯電路302包括多個邏輯電路，其中多個邏輯電路 中的每一者耦合至復(fù)位控制信號308中的特定一者，且也耦合至多個數(shù)據(jù)鎖存電路304中 的對應(yīng)鎖存電路。條件復(fù)位邏輯電路302內(nèi)的每一邏輯電路包含用以接收復(fù)位信號308的 第一輸入及耦合至特定相應(yīng)反饋路徑314的第二輸入，所述特定相應(yīng)反饋路徑314耦合至 數(shù)據(jù)鎖存電路304的特定輸出(例如，輸出316)。在特定實施例中，條件復(fù)位邏輯電路302 的邏輯電路中的一者或一者以上可實施為圖2中所示的條件復(fù)位邏輯電路202。在特定說明性實施例中，條件復(fù)位邏輯電路302適合于響應(yīng)于經(jīng)由反饋路徑314 接收到對應(yīng)于相應(yīng)輸出312的數(shù)據(jù)值而選擇性地復(fù)位數(shù)據(jù)鎖存電路304中的一者或一者以 上。例如，條件復(fù)位邏輯電路302適合于響應(yīng)于接收到復(fù)位信號308而選擇性地將第一輸 出316及第二輸出318復(fù)位為邏輯零值。另外，條件復(fù)位邏輯電路302適合于防止對在相 應(yīng)輸出312處已具有零值的數(shù)據(jù)鎖存電路304進行復(fù)位的復(fù)位信號308的斷定。參看圖4，其展示有條件地控制一個或一個以上數(shù)據(jù)鎖存電路的方法。在特定實施 例中，所述方法包括在402處接收指示多個數(shù)據(jù)鎖存器的復(fù)位操作的復(fù)位信號，及如404 處所示檢測與多個數(shù)據(jù)鎖存器中的每一者相關(guān)聯(lián)的狀態(tài)值。在特定實施例中，狀態(tài)值為數(shù) 據(jù)輸出(例如，相應(yīng)數(shù)據(jù)鎖存器中的每一者的邏輯“1”或邏輯“0”)。如406處所示，所述 方法進一步包括響應(yīng)于接收到復(fù)位信號而基于檢測到的狀態(tài)值選擇性地復(fù)位多個鎖存器 中的一些但非全部。在特定實施例中，條件復(fù)位邏輯復(fù)位具有為邏輯“ 1 ”值的數(shù)據(jù)輸出的 鎖存器，且不復(fù)位具有為邏輯“0”的數(shù)據(jù)輸出的鎖存器。在特定實施例中，條件復(fù)位邏輯可 為圖1中所示的條件復(fù)位邏輯電路110、圖2中所示的條件復(fù)位邏輯電路202，或圖3中所 示的條件復(fù)位邏輯電路302。一般而言，多個鎖存器中的每一者可耦合至電源，且包括選擇性地復(fù)位鎖存器中 的一些的條件復(fù)位操作與對應(yīng)電源噪聲減小相關(guān)聯(lián)。例如，在復(fù)位鎖存器中的一些但非全 部的情況下，僅經(jīng)復(fù)位的鎖存器貢獻于電源噪聲。以此方式，所揭示方法減小功率消耗，且 減小耦合至多個數(shù)據(jù)鎖存器中的每一者的電源處的對應(yīng)電源噪聲。另外，當(dāng)復(fù)位鎖存器中 的一些但非全部時，可減小鄰近鎖存器之間的交叉耦合，進而減小歸因于交叉耦合效應(yīng)的電源噪聲。在特定實施例中，向經(jīng)復(fù)位的鎖存器中的每一者提供有條件地復(fù)位所選擇鎖存電 路的啟用信號。經(jīng)選擇以用于條件復(fù)位的鎖存電路具有例如邏輯“1”值的輸出值，所述輸 出值為不同于復(fù)位值(例如，邏輯“0”值)的值。雖然在此實例中已描述了邏輯“1”及邏 輯“0”，但應(yīng)理解，不同值可用以提供條件復(fù)位功能性。在特定實施例中，方法進一步包括在408處接收第二復(fù)位信號，及如410處所示檢 測與多個鎖存器中的每一者相關(guān)聯(lián)的第二狀態(tài)值。如412處所示，響應(yīng)于接收到第二復(fù)位 信號，方法包括基于檢測到的第二狀態(tài)值選擇性地復(fù)位多個鎖存器中的一些但非全部。響 應(yīng)于第二復(fù)位信號選擇的鎖存器的集合可相同于或不同于針對初始復(fù)位信號所選擇的鎖 存器的集合。方法如414處所示終止。參看圖5，描繪包括電路裝置的無線通信裝置，并通常將其指定為500，所述電路 裝置具有有條件地復(fù)位多個鎖存器的條件復(fù)位控制邏輯電路。無線通信裝置500包括芯片 上系統(tǒng)522，所述芯片上系統(tǒng)522包括例如以下各者的處理器數(shù)字信號處理器510、通用 處理器、其他類型處理器，或其任何組合。通信裝置500還包括非易失性存儲器562及易失 性存儲器564。數(shù)字信號處理器(DSP)510包括具有條件復(fù)位邏輯電路的鎖存電路560，例 如說明于圖1至圖3中的鎖存電路及條件復(fù)位邏輯電路。此外，易失性存儲器564包括多 個鎖存電路裝置566。復(fù)位邏輯電路568耦合至易失性存儲器564，且響應(yīng)于來自多個鎖存 電路裝置566的反饋以選擇性地設(shè)定鎖存電路裝置566中的一些但非全部。在特定實施例 中，復(fù)位邏輯電路568可包括于易失性存儲器564中，包括于DSP510中，或與鎖存電路裝置 566集成在一起。通信裝置500包括具有電池545的電源電路544。電源電路544耦合至包括DSP 510及易失性存儲器564的芯片上系統(tǒng)522。此外，電源電路544也可耦合至通信裝置500 的其他組件。圖5也展示顯示控制器526，其耦合至數(shù)字信號處理器510及顯示器528。此外， 輸入裝置530耦合至數(shù)字信號處理器510。編碼器/解碼器(編解碼器)534也可耦合至數(shù) 字信號處理器510。揚聲器536及麥克風(fēng)538可耦合至編解碼器534。圖5也指示，無線控制器540可耦合至數(shù)字信號處理器510及無線天線542。此 外，如圖5中所說明，顯示器528、輸入裝置530、揚聲器536、麥克風(fēng)538、無線天線542及電 源544可在芯片上系統(tǒng)522外部。然而，每一者耦合至芯片上系統(tǒng)522的組件。具有條件復(fù)位邏輯電路的鎖存電路560可包括基于條件復(fù)位邏輯電路進行選擇 性地復(fù)位的多個鎖存電路。類似地，可基于在復(fù)位邏輯電路568中實施的條件邏輯來選擇 性地復(fù)位鎖存電路裝置566。可如關(guān)于圖1至圖3的系統(tǒng)及裝置、圖4的方法或其任何組合 所展示來實施所述子系統(tǒng)。雖然具有條件復(fù)位邏輯電路的鎖存電路560展示為安置于DSP 510內(nèi)，但應(yīng)理解，具有條件復(fù)位邏輯電路的鎖存電路560可安置于通信裝置500的其他組 件中，例如，安置于編解碼器534內(nèi)、非易失性存儲器562內(nèi)、易失性存儲器564內(nèi)、無線控 制器540內(nèi)、其他組件內(nèi)，或其任何組合。在特定說明性實施例中，具有條件復(fù)位邏輯電路的鎖存電路560適合于響應(yīng)于接 收到復(fù)位啟用信號而選擇性地復(fù)位鎖存電路中的一些但非全部。具有條件復(fù)位邏輯電路的 鎖存電路560通過減小響應(yīng)于復(fù)位信號進行切換的鎖存電路裝置的數(shù)目來減小無線通信裝置500的整體功率消耗。另外，具有條件復(fù)位邏輯電路的鎖存電路560通過經(jīng)由復(fù)位操 作減小貢獻于電源噪聲的裝置的數(shù)目來減小總體電源噪聲。在特定說明性實施例中，復(fù)位邏輯電路568適合于響應(yīng)于接收到復(fù)位啟用信號來 選擇性地復(fù)位鎖存電路裝置566中的一些但非全部。復(fù)位邏輯電路568可通過減小響應(yīng)于 復(fù)位信號進行切換的鎖存電路裝置566的數(shù)目來減小無線通信裝置500的整體功率消耗。 另外，可通過經(jīng)由復(fù)位操作減小貢獻于電源噪聲的鎖存電路裝置566的數(shù)目來減小整體電
源噪聲。所屬領(lǐng)域技術(shù)人員將進一步了解，結(jié)合本文中所揭示的實施例描述的各種說明性 邏輯塊、配置、模塊、電路及算法步驟可實施為電子硬件、計算機軟件或兩者的組合。為了清 楚地說明硬件與軟件的此互換性，上文已大體上按照其功能性描述了各種說明性組件、塊、 配置、模塊、電路及步驟。此功能性實施為硬件還是軟件視特定應(yīng)用及強加于整個系統(tǒng)的設(shè) 計約束而定。所屬領(lǐng)域技術(shù)人員可針對每一特定應(yīng)用以不同方式實施所描述功能性，但此 實施決策不應(yīng)解釋為導(dǎo)致偏離本發(fā)明的范圍。結(jié)合本文中所揭示的實施例描述的方法或算法的步驟可直接以硬件、以由處理器 執(zhí)行的軟件模塊或以兩者的組合來體現(xiàn)。軟件模塊可駐存于RAM存儲器、快閃存儲器、ROM 存儲器、PROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可裝卸式磁盤、CD-ROM或 在所述技術(shù)中已知的任何其他形式的存儲媒體中。示范性存儲媒體耦合至處理器，使得處 理器可從存儲媒體讀取信息，并將信息寫入至存儲媒體。在替代例中，存儲媒體可與處理器 成一體。處理器及存儲媒體可駐留于ASIC中。ASIC可駐留于計算裝置或用戶終端中。在 替代例中，處理器及存儲媒體可作為離散組件駐留于計算裝置或用戶終端中。提供所揭示實施例的先前描述以使所屬領(lǐng)域技術(shù)人員能夠制造或使用所揭示實 施例。對這些實施例的各種修改對于所屬領(lǐng)域技術(shù)人員易于為顯而易見，且本文中所定義 的一般原理可在不偏離本發(fā)明的精神或范圍的情況下應(yīng)用至其他實施例。因此，本發(fā)明無 意限于本文中所展示的實施例，而是符合與如由所附權(quán)利要求書定義的原理及新穎特征一 致的可能的最廣泛范圍。
權(quán)利要求
一種電路裝置，其包含用以接收復(fù)位控制信號的第一輸入；響應(yīng)于鎖存器的輸出的第二輸入；以及邏輯電路，其適合于響應(yīng)于在所述第一輸入處接收到所述復(fù)位控制信號而基于所述第二輸入有條件地復(fù)位所述鎖存器。
2.根據(jù)權(quán)利要求1所述的電路裝置，其中所述邏輯電路在所述輸出的狀態(tài)表示為一的 值時復(fù)位所述鎖存器，且當(dāng)所述輸出的所述狀態(tài)表示零值時不復(fù)位所述鎖存器。
3.根據(jù)權(quán)利要求1所述的電路裝置，其中所述邏輯電路包含控制電路，其包括NAND門、一個或一個以上反相器及OR門；以及晶體管，其包括耦合至所述OR門的輸出的柵極端子，且響應(yīng)于所述控制電路以將所述 鎖存器復(fù)位至已知狀態(tài)。
4.根據(jù)權(quán)利要求3所述的電路裝置，其中所述NAND門包括響應(yīng)于所述復(fù)位控制信號的 第一輸入及響應(yīng)于所述鎖存器的所述輸出的第二輸入。
5.根據(jù)權(quán)利要求1所述的電路裝置，其中所述鎖存器包含異步鎖存器裝置。
6.根據(jù)權(quán)利要求1所述的電路裝置，其中所述邏輯電路適合于在所述鎖存器的所述輸 出表示不同于復(fù)位狀態(tài)值的狀態(tài)值時復(fù)位所述鎖存器。
7.一種方法，其包含接收復(fù)位信號，所述復(fù)位信號指示多個鎖存器的復(fù)位操作；檢測與所述多個鎖存器中的每一者相關(guān)聯(lián)的狀態(tài)值；以及響應(yīng)于所述復(fù)位信號，基于所述檢測到的狀態(tài)值選擇性地復(fù)位所述多個鎖存器中的一 些但非全部。
8.根據(jù)權(quán)利要求7所述的方法，其中所述多個鎖存器中的每一者耦合至電源，且其中 所述復(fù)位操作與對應(yīng)電源噪聲相關(guān)聯(lián)。
9.根據(jù)權(quán)利要求8所述的方法，其中選擇性地復(fù)位所述多個鎖存器中的一些但非全部 減小所述對應(yīng)電源噪聲。
10.根據(jù)權(quán)利要求7所述的方法，其中選擇性地復(fù)位所述多個鎖存器中的一些但非全 部包含選擇性地對所選擇鎖存器啟用復(fù)位信號，所述所選擇鎖存器包括所述多個鎖存器中 的一些但非全部。
11.根據(jù)權(quán)利要求10所述的方法，其中所述所選擇鎖存器包括具有輸出值的鎖存器， 所述輸出值不同于復(fù)位值。
12.根據(jù)權(quán)利要求7所述的方法，其進一步包含接收第二復(fù)位信號；檢測與所述多個鎖存器中的每一者相關(guān)聯(lián)的第二狀態(tài)值；以及響應(yīng)于接收到所述第二復(fù)位信號，基于所述檢測到的第二狀態(tài)值選擇性地復(fù)位所述多 個鎖存器中的一些但非全部。
13.—種電路裝置，其包含適合于存儲數(shù)據(jù)的多個鎖存電路，所述多個鎖存電路中的每一者包括鎖存器輸出；多個反饋路徑，所述多個反饋路徑中的每一者耦合至相應(yīng)鎖存器輸出，所述相應(yīng)鎖存 器輸出與所述多個鎖存電路中的相應(yīng)鎖存電路相關(guān)聯(lián)；以及響應(yīng)于所述多個反饋路徑中的每一者的邏輯電路，所述邏輯電路適合于響應(yīng)于由所述 多個反饋路徑提供的值選擇性地復(fù)位所述多個鎖存電路中的一者或一者以上。
14.根據(jù)權(quán)利要求13所述的電路裝置，其中所述邏輯電路適合于確定所述多個鎖存電 路中的每一者的輸出值，且基于所述所確定的輸出值有條件地復(fù)位所述多個鎖存電路中的 所述一者或一者以上。
15.根據(jù)權(quán)利要求13所述的電路裝置，其中所述邏輯電路包含多個邏輯電路，且其中 所述多個邏輯電路中的每一者耦合至所述多個鎖存器中的對應(yīng)鎖存器的復(fù)位輸入。
16.根據(jù)權(quán)利要求15所述的電路裝置，其中所述多個邏輯電路中的每一邏輯電路包含 用以接收復(fù)位信號的第一輸入及耦合至相應(yīng)反饋路徑的第二輸入。
17.根據(jù)權(quán)利要求13所述的電路裝置，其中所述邏輯電路包括耦合至所述多個反饋路 徑中的相應(yīng)反饋路徑的至少一個邏輯門，所述邏輯電路耦合至至少一個開關(guān)裝置，所述至 少一個開關(guān)裝置耦合至所述多個鎖存電路中的每一者，其中所述邏輯門適合于當(dāng)所述相應(yīng) 反饋路徑處的值指示非復(fù)位值時有條件地激活所述至少一個開關(guān)。
18.—種通信裝置，其包含數(shù)字信號處理器；易失性存儲器，其耦合至所述數(shù)字信號處理器且包括多個鎖存電路裝置；以及復(fù)位邏輯電路，其耦合至所述易失性存儲器且響應(yīng)于來自所述多個鎖存電路裝置的反 饋以選擇性地復(fù)位所述鎖存電路裝置中的一些但非全部。
19.根據(jù)權(quán)利要求18所述的通信裝置，其中所述易失性存儲器響應(yīng)于所述數(shù)字信號處 理器以存儲數(shù)據(jù)。
20.根據(jù)權(quán)利要求18所述的通信裝置，其進一步包含無線收發(fā)器，所述無線收發(fā)器耦 合至所述數(shù)字信號處理器且適合于與通信網(wǎng)路無線地通信。
21.根據(jù)權(quán)利要求18所述的通信裝置，其進一步包含電源電路，所述電源電路包含耦 合至所述數(shù)字信號處理器且耦合至所述易失性存儲器的電池，其中所述復(fù)位邏輯電路適合 于減小所述非易失性存儲器的整體功率消耗。
22.根據(jù)權(quán)利要求18所述的通信裝置，其中所述反饋包含所述多個鎖存電路裝置中的 每一者的輸出處的值。
23.—種電路裝置，其包含用于接收復(fù)位信號的裝置，所述復(fù)位信號指示多個鎖存器的復(fù)位操作；用于檢測與所述多個鎖存器中的每一者相關(guān)聯(lián)的狀態(tài)值的裝置；以及用于響應(yīng)于接收到所述復(fù)位信號而基于所述檢測到的狀態(tài)值選擇性地復(fù)位所述多個 鎖存器中的一些但非全部的裝置。
24.根據(jù)權(quán)利要求23所述的電路裝置，其中所述用于選擇性地復(fù)位所述多個鎖存器中 的一些但非全部的裝置包含用于選擇性地對所述多個鎖存器中的所選擇鎖存器啟用復(fù)位 信號的裝置。
25.根據(jù)權(quán)利要求23所述的電路裝置，其中所述用于選擇性地復(fù)位所述多個鎖存器中 的一些但非全部的裝置減小電源噪聲。
全文摘要
一種電路裝置包括用以接收復(fù)位控制信號的第一輸入及耦合至鎖存器的輸出的第二輸入。所述電路裝置還包括邏輯電路，其適合于響應(yīng)于接收到所述復(fù)位控制信號而基于所述輸出的狀態(tài)有條件地復(fù)位所述鎖存器。
文檔編號H03K3/037GK101911487SQ200980101922
公開日2010年12月8日 申請日期2009年1月9日 優(yōu)先權(quán)日2008年1月9日
發(fā)明者哈里·M·拉奧, 鐘成, 陳志勤 申請人:高通股份有限公司