專利名稱：用于存儲器的多路訪問的地址生成的制作方法
技術(shù)領(lǐng)域：
此處的教導(dǎo)總體上涉及無線通信系統(tǒng)、用于該無線通信系統(tǒng)的方法、設(shè)備/裝置 和計(jì)算機(jī)軟件，以及示例性實(shí)施方式涉及turbo解碼器存儲器訪問和用于這種turbo解碼 器的架構(gòu)。
背景技術(shù)：
E-UTRAN是從通用移動電信系統(tǒng)(UMTS)陸地?zé)o線電接入網(wǎng)絡(luò)系統(tǒng)演進(jìn)而來的無 線通信系統(tǒng)。如目前在3GPP (第三代合作伙伴計(jì)劃)TS 36. 212中提出的，針對turbo碼將 存在188個(gè)不同的turbo幀。在發(fā)射設(shè)備處應(yīng)用信道碼，以便針對由無線空中接口信道中 的干擾因素所引起的各種錯誤而建立對數(shù)據(jù)(用戶數(shù)據(jù)或控制數(shù)據(jù))的保護(hù)。繼而，需要 在接收器處對已編碼數(shù)據(jù)進(jìn)行解碼，以在接收機(jī)處恢復(fù)原始數(shù)據(jù)。Turbo碼通常用于兩個(gè)或 更多通信設(shè)備(如，移動電話、網(wǎng)絡(luò)接入節(jié)點(diǎn)(例如，e節(jié)點(diǎn)B、節(jié)點(diǎn)B、基站、無線局域網(wǎng)接 入點(diǎn)))之間的數(shù)據(jù)保護(hù)。這種設(shè)備使用turbo解碼器來解碼此已編碼數(shù)據(jù)。E-UTRAN(盡管不僅局限于該無線協(xié)議)的一個(gè)元素在于使用高速數(shù)據(jù)鏈路(例 如，數(shù)據(jù)傳輸速度高于約20Mbps)。在這種高速度下以及尤其通過如上針對3GPP TS 36.212 所注意到的大數(shù)量信道碼的情況下，接收機(jī)/turbo解碼器需要以相當(dāng)高的速率進(jìn)行處理， 從而隨著已編碼數(shù)據(jù)正在被接收而以實(shí)時(shí)或接近實(shí)時(shí)的方式進(jìn)行正確的解碼。針對這種高速turbo解碼，通常存在兩種簡單的方案在實(shí)施了 turbo解碼器的 ASIC(專用集成電路)上采用較高的時(shí)鐘速率以跟上傳入數(shù)據(jù)速率，或者使用并行處理，該 并行處理允許在并行流中的每一個(gè)流上進(jìn)行較慢處理，而不會落后于該傳入數(shù)據(jù)。較高的ASIC時(shí)鐘速率受到以下的限制較高功耗、用來制作該ASIC的半導(dǎo)體技術(shù) 的局限，以及具有高時(shí)鐘速率ASIC的設(shè)備的較高終端用戶價(jià)格。并行處理支持更快速的解 碼器，同時(shí)避免了上述限制中的一些。尤其是在便攜式無線設(shè)備(例如，移動臺或其他便攜 式用戶設(shè)備UE)中，功耗成為重要的設(shè)計(jì)考慮。與這些教導(dǎo)有關(guān)的是與此處詳述的本發(fā)明相同的發(fā)明人的兩篇文獻(xiàn)2007年9月 18 日授權(quán)的、名稱為“NOISE AND QUALITY DETECTOR FOR USE WITH TURBO CODED SIGNALS” 的美國專利號7，272，771(下文中，稱為Noise and Quality Detector參考)；和2007年6 月4日提交的、名稱為“MULTIPLE ACCESS FOR PARALLEL TURBO DECODER”的共同未決美國 專利申請序列號11/810，199(下文中，稱為Multiple Access Decoder參考)。通過參考， 在此并入這些文獻(xiàn)中每一個(gè)的全文。以下詳細(xì)描述的本發(fā)明實(shí)施方式可以簡化在上述兩篇參考中詳述的某些操作，并 且因此對于高速數(shù)據(jù)鏈路(其中，特別是如3PP TS 36. 212中所述，存在大量不同的turbo 幀的情況)而言尤其有益。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施方式的是一種方法，其控制在數(shù)據(jù)解碼期間的存儲器訪問。在此實(shí)施方式中，提供具有多個(gè)存儲器的存儲器組、配置用于以前向雙重訪問順序向存 儲器組應(yīng)用邏輯存儲器地址的前向單元、配置用于以后向雙重訪問順序向存儲器組應(yīng)用邏 輯存儲器地址的后向單元，以及位于存儲器組與前向單元和后向單元之間的至少半蝶形網(wǎng) 絡(luò)。此外，在此實(shí)施方式中，根據(jù)該方法，生成控制信號的集合，該控制信號的集合被應(yīng)用到 該至少半蝶形網(wǎng)絡(luò)和桶式移位器，以便利用針對邏輯地址的任何n元組的、以線性順序或 二次多項(xiàng)式順序中選擇的一個(gè)順序的η元組并行性來訪問存儲器組，而不存在存儲器訪問 沖突，其中η是2的非零整數(shù)次冪(例如，η = 2，4，8，16，32...)。根據(jù)本發(fā)明另一實(shí)施方式的是一種裝置，其包括存儲器組，具有多個(gè)存儲器；前 向單元，配置用于以前向雙重訪問順序向存儲器組應(yīng)用邏輯存儲器地址；后向單元，配置用 于以后向雙重訪問順序向存儲器組應(yīng)用邏輯存儲器地址；至少半蝶形網(wǎng)絡(luò)，其位于存儲器 組與前向單元和后向單元之間。這一示例性裝置進(jìn)一步包括處理器，配置用于生成控制信 號的集合，該控制信號的集合被應(yīng)用到該至少半蝶形網(wǎng)絡(luò)，以便利用針對邏輯地址的任何 η元組的、以線性順序或二次多項(xiàng)式順序中選擇的一個(gè)順序的η元組并行性來訪問存儲器 組，而不存在存儲器訪問沖突，其中η是2的非零整數(shù)次冪。另外，此示例性裝置包括解碼 器，配置用于使用利用η元組并行性從存儲器組提取的值來對接收的數(shù)據(jù)進(jìn)行解碼。根據(jù)本發(fā)明另一實(shí)施方式的是一種機(jī)器可讀指令的程序，其實(shí)現(xiàn)在有形存儲器上 并可由數(shù)字?jǐn)?shù)據(jù)處理器執(zhí)行，以執(zhí)行針對控制存儲器訪問的動作。根據(jù)此示例性實(shí)施方式， 所述動作包括生成控制信號的集合，并向置于包括多個(gè)存儲器的存儲器組與邏輯存儲器 地址端口組之間的至少半蝶形網(wǎng)絡(luò)應(yīng)用生成的控制信號的集合，以便利用針對邏輯地址的 任何η元組的、以線性順序和二次多項(xiàng)式順序中選擇的一個(gè)順序的η元組并行性來訪問存 儲器組，而不存在存儲器訪問沖突。在此實(shí)施方式中，η是2的非零整數(shù)次冪。所述動作進(jìn) 一步包括使用利用η元組并行性從存儲器組提取的值來對接收的數(shù)據(jù)進(jìn)行解碼。根據(jù)本發(fā)明又一實(shí)施方式的是一種設(shè)備，其包括存儲裝置，包括外部存儲位置； 邏輯地址裝置，用于以前向雙重訪問順序和后向雙重訪問順序來向存儲器組應(yīng)用邏輯存儲 器地址；切換裝置，位于存儲裝置和邏輯地址裝置之間，用于選擇性地將個(gè)體邏輯地址節(jié)點(diǎn) 耦合到個(gè)體外部存儲位置；計(jì)算裝置，用于生成控制信號的集合，并向切換裝置應(yīng)用生成的 控制信號的集合，以便利用針對邏輯地址節(jié)點(diǎn)的任何η元組的、以線性順序和二次多項(xiàng)式 順序中選擇的一個(gè)順序的η元組并行性來訪問存儲裝置，而不存在外部存儲位置之間的沖 突；以及解碼裝置，其使用利用η元組并行性從存儲裝置提取的值來對數(shù)據(jù)進(jìn)行解碼。在此 實(shí)施方式中，η是2的非零整數(shù)次冪。對于η為4或8的情況，切換裝置還包括移位裝置。 在特定實(shí)施方式中，存儲裝置是被尋址的存儲器位置的存儲器組；邏輯地址裝置是與存儲 器組相關(guān)聯(lián)的地址生成器單元；切換(和移位)裝置是晶體管或其他開關(guān)的陣列，通常稱為 至少半個(gè)蝶形網(wǎng)絡(luò)(桶式移位器作為移位裝置)；計(jì)算裝置是位于專用集成電路上的處理 器；以及解碼裝置是turbo解碼器。在下文詳述本發(fā)明的這些和其他方面。


當(dāng)結(jié)合附圖閱讀時(shí)，這些教導(dǎo)的前述和其他方面將在以下詳細(xì)描述中變得更加清
林 疋。
圖1描繪了具有四個(gè)總線的示例性蝶形網(wǎng)絡(luò)，并且是所并入的Multiple Access Decoder參考的圖1的復(fù)本。圖2示出了與用于實(shí)現(xiàn)四度并行處理的兩個(gè)蝶形網(wǎng)絡(luò)相耦合的存儲器組，以及 可操作以生成用于蝶形網(wǎng)絡(luò)的控制信號的數(shù)據(jù)處理器，并且是所并入的Multiple Access Decoder參考的圖2的復(fù)本。圖3示出了根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的、針對數(shù)據(jù)幀中點(diǎn)對稱訪問該數(shù)據(jù) 幀。圖4是示出了兩個(gè)地址和存儲器空間以及控制位的示意圖，其中該控制位控制交 叉開關(guān)以將不同的總線路由到用于描述在下文詳述的本發(fā)明實(shí)施方式的空間和地址中的 任意一個(gè)。圖5是示出了四個(gè)地址和存儲器空間、半蝶形網(wǎng)絡(luò)和兩個(gè)控制位的示意圖。圖6與圖5類似，除了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施方式、在存儲器空間和開關(guān)之 間放置了兩個(gè)桶式移位器。圖7是八元組半蝶形網(wǎng)絡(luò)和八個(gè)存儲器空間(或子存儲器)的示意圖。圖8與圖7類似，除了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施方式，具有兩個(gè)桶式移位器。圖9是與圖7類似的示意圖，其根據(jù)本發(fā)明的一個(gè)示例性實(shí)施方式具有不同的切 換布置并同樣具有用于使用兩個(gè)不同的訪問順序來并行訪問八個(gè)存儲器的前向單元和后 向單元。圖10是根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式、示出用于訪問存儲器的元素的過程流 示意圖。圖11示出了適用于實(shí)施本發(fā)明的示例性實(shí)施方式的各種電子設(shè)備的簡化框圖。
具體實(shí)施例方式上述Multiple Access Decoder參考的一般方法可以應(yīng)用于具有用于內(nèi)部交織的 二次置換多項(xiàng)式交織器的turbo碼。另一方面，利用二次置換多項(xiàng)式的特性，可以簡化和優(yōu) 化并行處理訪問方案。具體地，存儲器和turbo解碼器之間的路由網(wǎng)絡(luò)變得簡單，并且控制 位可以隨需(on the fly)生成。在此處的示例性實(shí)施方式中描述的并行訪問方案依賴于
二次置換多項(xiàng)式。本發(fā)明的實(shí)施方式可以在例如使用3G、WiMAX, LTE (3. 9G或UTRAN的長期演進(jìn))、 HSDPA/HUSPA(高速下行鏈路/上行鏈路分組接入)和其他無線協(xié)議進(jìn)行操作的網(wǎng)絡(luò)中使 用。本發(fā)明的實(shí)施方式并不限于特定無線協(xié)議，而是可以在移動設(shè)備/用戶設(shè)備和/或網(wǎng) 絡(luò)元件(諸如，基站/節(jié)點(diǎn)B等)中使用。首先，總結(jié)一下Multiple Access Decoder參考中的一些教導(dǎo)，以便理解下文新提 出的教導(dǎo)所帶來的優(yōu)勢。作為Multiple Access Decoder參考的背景，用于3G移動設(shè)備 (例如，cdma2000,WCDMA)的某些turbo解碼器使用每比特22周期用于在十個(gè)循環(huán)期間對 turbo編碼的數(shù)據(jù)進(jìn)行解碼。利用階為2、4和8的多路訪問規(guī)則，周期效率在十個(gè)循環(huán)處分 別為每比特11、5. 5和2. 75個(gè)周期。本發(fā)明的示例性實(shí)施方式提供了設(shè)計(jì)用于與較高數(shù)據(jù) 速率(諸如將來通信標(biāo)準(zhǔn)所期望的)一起使用的高速turbo解碼器而同時(shí)具有合理的低功 耗的能力。Multiple Access Decoder參考描述了這樣的實(shí)施方式，其中并行處理的度是2的冪2，4，8等。這源于本發(fā)明人針對問題所采取的底層方式，并且此處新提出的教導(dǎo)繼續(xù) 該底層方式，并且提供了針對八重(eight-fold)并行性的優(yōu)勢。Multiple Access Decoder參考詳述了這樣的顯式算法和方法，用于根據(jù)存儲器 集合的地址空間構(gòu)建函數(shù)F，使得可以以兩個(gè)獨(dú)立順序來并行地訪問數(shù)據(jù)，而沒有訪問沖 突。函數(shù)F將每個(gè)地址與一個(gè)存儲器相關(guān)聯(lián)。在二次置換多項(xiàng)式的情況中，函數(shù)F可以被 選擇為獨(dú)立于二次多項(xiàng)式。因而，用于構(gòu)建函數(shù)F的顯式算法對于二次置換交織器而言是 多余的。另一結(jié)果是，所需的具有二次置換多項(xiàng)式的路由網(wǎng)絡(luò)比Multiple Access Decoder 參考的路由網(wǎng)絡(luò)要簡單。圖1和圖2復(fù)制自Multiple Access Decoder參考中相同附圖編號的附圖，并且 示出了可以與turbo解碼器架構(gòu)一起操作以實(shí)現(xiàn)Multiple Access Decoder參考的實(shí)施方 式的電路。盡管下文描述特定于四元組或八元組并行性，但是這些教導(dǎo)可以容易地?cái)U(kuò)展至 針對2的任何整數(shù)次冪的η元組并行性。公知的是，Benes網(wǎng)絡(luò)能夠生成由數(shù)目的階乘給出的所有順序，但是其針對該網(wǎng)絡(luò) 的控制位的計(jì)算是非常復(fù)雜的任務(wù)。在圖1和圖2中，蝶形網(wǎng)絡(luò)應(yīng)用至并行turbo解碼以 作為數(shù)據(jù)路由器。盡管蝶形網(wǎng)絡(luò)不能生成像Benes網(wǎng)絡(luò)那么多的順序，但是所生成的順序 數(shù)目足以為感興趣的turbo解碼順序建立并行處理。圖1描繪了具有四個(gè)總線的示例性蝶形網(wǎng)絡(luò)，并且是并入的Multiple Access Decoder參考的圖1的復(fù)本。蝶形網(wǎng)絡(luò)包括四個(gè)開關(guān)10、12、14和16。每個(gè)開關(guān)能夠創(chuàng)建 直接連接㈨=0)或交叉連接㈨=1)。此示例性蝶形網(wǎng)絡(luò)的控制信號是4位(b3，b2， bi; b0)。數(shù)據(jù)可以從左到右或從右到左通過蝶形網(wǎng)絡(luò)。參考圖2，例如，如果并行處理度是4，則第一(地址)蝶形網(wǎng)絡(luò)18為了訪問四個(gè) 存儲器(存儲器0，存儲器1，存儲器2，存儲器幻的組19而接收以下作為輸入控制位20 的集合(4位，例如，b3，b2，b1 b0)；和四個(gè)地址:add0 (地址0)、addl (地址1)、add2 (地址 2)、add3 (地址3)。四個(gè)地址通過蝶形網(wǎng)絡(luò)18，并應(yīng)用至與蝶形網(wǎng)絡(luò)18的輸出管腳連接的 存儲器組19。并行從存儲器組19讀取四個(gè)數(shù)據(jù)值(每一個(gè)數(shù)據(jù)來自存儲器0，存儲器1， 存儲器2，存儲器3中的一個(gè))，并以與四個(gè)地址相同的方式但相反的方向路由至第二(數(shù) 據(jù))蝶形網(wǎng)絡(luò)22。四個(gè)地址可以按照線性順序或交織順序生成?？刂莆?0是順序和位置 特定的，并且是根據(jù)Multiple Access Decoder參考的實(shí)施方式生成的?？刂莆?0、4個(gè)寫入地址和4個(gè)數(shù)據(jù)值被饋送至地址蝶形網(wǎng)絡(luò)18和數(shù)據(jù)蝶形網(wǎng)絡(luò) 22，以進(jìn)行向同一存儲器組19的寫入操作，其中該寫入操作和讀取操作使用相同的硬件和 控制線。根據(jù)Multiple Access Decoder參考，以線性順序和交織順序來生成控制信號20 的位?？刂菩盘?0的位可以在解碼開始之前生成，并存儲至輔助存儲器緩沖器M中。例 如，同一蝶形網(wǎng)絡(luò)可以用于使用一個(gè)控制位集合以線性順序，和使用另一控制位集合以交 織順序，來將數(shù)據(jù)存儲在存儲器中，和/或從存儲器中獲取數(shù)據(jù)。這兩個(gè)控制位集合針對給 定并行性度可以具有相同寬度。用于二元組蝶形網(wǎng)絡(luò)的控制信號是1位寬，用于四元組蝶 形網(wǎng)絡(luò)的控制信號是4位寬，以及用于八元組蝶形網(wǎng)絡(luò)的控制信號是12位寬。通常，2m元 組蝶形網(wǎng)絡(luò)需要11^2"1-1位寬的控制信號。注意，通過使用蝶形網(wǎng)絡(luò)18和22可能實(shí)現(xiàn)的并 行處理獨(dú)立于任何系統(tǒng)交織器。
本發(fā)明的實(shí)施方式可以利用地址生成器單元來替換控制位20的輔助存儲器緩沖 器，該地址生成器單元可以向路由網(wǎng)絡(luò)提供依賴于所需時(shí)間的控制位。共享的地址生成器 單元可以用于線性順序η元組訪問和交織順序η元組訪問。這種實(shí)施方式可以簡化turbo 解碼器和用于外部值的子存儲器的存儲器組之間的路由網(wǎng)絡(luò)。例如，Multiple Access Decoder參考針對八元組蝶形網(wǎng)絡(luò)具有12位寬的控制信號，而在示例性實(shí)施方式中，針對 比蝶形網(wǎng)絡(luò)小的路由網(wǎng)絡(luò)，僅存在4位寬的依賴于時(shí)間的控制信號。如圖2中的存儲器組的地址空間總長度由N表示，并且假設(shè)N是8的倍數(shù)。存儲 器組的分量存儲器長度是N/n，其中η = 2m, m= 1，2，3等。地址空間{0，1，2，...，N-1} 上的交織器由T表示，并且其逆交織器由Γ1 (交織器的逆稱為解交織器)表示。二次置換 多項(xiàng)式交織器由 T(k) = a*k2+b*k+c(m。dul。(模)N)表示，其中 k = 0，1，2，. . .，N-1。在 2005 年 1 月、IEEE TRANSACTIONS ON INF0RMTI0N THEORY,VOL. 51,NO. 1，第 101-119 頁上、 J. Sun 禾口 0· Y. Takeshita 的題目為 ‘‘ Interleavers for Turbo Codes Using Permutation Polynomials Over Integer Rings”的論文(以下稱為Takeshita)中，示出了如何驗(yàn)證給 定數(shù)目a、b、c和N是否定義了二次置換多項(xiàng)式。具體地，當(dāng)N是8的倍數(shù)時(shí)，a總是偶數(shù)， b是奇數(shù)。以下符號在下文描述示例性實(shí)施方式時(shí)使用。從地址空間{0，1，2，...，N-1}到 分量存儲器空間{0，1，2，...，n-1}的多路訪問函數(shù)由Fn表示，而地址為k = 0，1，2，...， N-I的數(shù)據(jù)值位于存儲器組的分量存儲器Fn(k)中。對于k= 0，l，2，···，N/n-l，線性順序η元組數(shù)據(jù)訪問 Pn 由 Pn(k) = ( (k)，Ei1 (k)， %(k)，... ΑμΟΟ)定義，其中分量函數(shù) (k)描述同時(shí)并行應(yīng)用了哪些地址，N代表地址空 間的長度。假設(shè)，分量函數(shù)…的值應(yīng)當(dāng)彼此不同，即，對于i興以及在索引空間{0，1，2，...， N/n-1}中的所有r和1 ， (Γ) ^ Bj (k) 0交織順序η元組數(shù)據(jù)訪問Ρτη經(jīng)由交織器T發(fā)生 PTn (k) = (Τ (a0 (k))，T (B1 (k))，T ( (k))，· · ·，T (Bn^1 (k)))。線性順序意味著分量函數(shù)…(k) 按照如在？ 00中那樣使用，而交織順序意味著分量函數(shù) (k)經(jīng)由PTn(k)中的交織器Τ: T(aj(k))使用。實(shí)際上，在使用線性η元組訪問方案時(shí)，第j個(gè)數(shù)據(jù)總線使用由 (k)生成 的地址，而當(dāng)使用交織的η元組訪問方案時(shí)，第j個(gè)數(shù)據(jù)總線使用由TOijGO)生成的地址。 例如，在圖7中，數(shù)據(jù)總線從左側(cè)起編號為從0到7，并且由此索引j的值為從0到7。二次置換多項(xiàng)式交織器不會混合屬于η的不同余數(shù)分類的地址；S卩，如果 Add0 ^ Add1 modulo η JlJT(Addci) ^ T(Add1)modulo η。這一事實(shí)意味著替代于用算法求 解多路訪問函數(shù)而的值Fn (k)，可以通過簡單公式來設(shè)置值Fn(k) = k modulo n，其中 k = 0，1，2，· · ·，N-I[1]換言之，具有邏輯地址k的數(shù)據(jù)值位于子存儲器Fn(k)中，并且其物理地址為(k div η)，其中div表示整除。如果對于i興j， (k) ^ Bj (k) (modulo η)，則Fn的種類滿足 下述要求對于i ≠ j，并且對于所有 k = 0，1，2，· · ·，N/n-1, Fn( (k)) Φ Fn(a」(k))(線性 順序)。對于i ≠ j，并且對于所有 k = 0,1,2, ... , N/n-1，F(xiàn)n (T ( (k)))興 Fn (T ( (k))) (交織順序)。所以，多路訪問函數(shù)Fn (k)同時(shí)針對兩個(gè)η元組數(shù)據(jù)訪問方法Pn和Ρτη生成對η個(gè) 存儲器的存儲器組的無沖突訪問。繼而，出現(xiàn)了一個(gè)自然而然的問題需要哪種路由網(wǎng)絡(luò)來通過使用兩個(gè)不同的訪問方法Pn和PTn而在turbo解碼器與η個(gè)子存儲器的存儲器組之間 路由數(shù)據(jù)的η元組。第二個(gè)問題在于如何在解碼數(shù)據(jù)期間控制路由網(wǎng)絡(luò)。第三個(gè)問題在于 如何選擇分量函數(shù)…來為turbo解碼器建立η重并行處理。接下來，針對η = 2，4和8來 討論這些問題，并提供答案。例如，在η = 16或2的其他更大次冪的情況下，假設(shè)數(shù)據(jù)幀的 長度N是η的倍數(shù)。如果AddO = Addl modulo (η/2)且 AddO Φ Addl modulo η,那么位于地址的 η 元 組內(nèi)的兩個(gè)地址AddO和Addl可以與依賴于公共時(shí)間的交叉開關(guān)耦合。在turbo解碼器與 用于外部值的子存儲器的存儲器組之間構(gòu)建路由網(wǎng)絡(luò)即基于這一事實(shí)。除了依賴于時(shí)間的 交叉開關(guān)之外，路由網(wǎng)絡(luò)還包括獨(dú)立于時(shí)間的交叉開關(guān)。其遵守二次置換多項(xiàng)式交織器的 如下特性如果 AddO = Addl modulo (η/2)且 AddO 乒 Addl modulo n，則同樣，T (AddO)= T(Addl)modulo (η/2)并且 T(AddO)興 T(Addl)modulo η。在Multiple Access Decoder參考中，通過將每個(gè)子地址空間再次劃分成兩個(gè) 集合，較高度的并行處理從其較低度的對等體被派生出來。在與二次置換多項(xiàng)式交織器 結(jié)合的情況下，可以使用類似的方式。由于這樣的特性“如果AddO興Addl modulo n，則 T (AddO) Φ T (Addl) modulo n”，可以劃分線性地址空間中的地址，并且也可以對交織器地址 空間做同樣的劃分。因此，不需要為了求解多路訪問函數(shù)的值而在線性地址空間和交織地 址空間之間來回移動。為了說明地址空間劃分的新方式，將地址空間劃分成偶數(shù)地址和奇 數(shù)地址用Op，2p+l)替換k，因?yàn)閗 = 2p (偶數(shù))或k = 2p+l (奇數(shù))和ρ中的任一是正 整數(shù)或0。具有偶數(shù)地址的數(shù)據(jù)值被放入存儲器0中，而具有奇數(shù)地址的數(shù)據(jù)值被放入存 儲器1中。在兩種情況下，邏輯地址為2p或2p+l的數(shù)據(jù)值的物理地址是子存儲器中的P。 圖4示出了用于路由網(wǎng)絡(luò)的交叉開關(guān)31和對應(yīng)的存儲器布置。現(xiàn)在，只要T是二次置換多 項(xiàng)式交織器，則 T(2p) ^ T(2p+l)modulo 2。接著，考慮備選分量函數(shù)如和 ，其實(shí)際實(shí)現(xiàn)用于雙重二元組并行訪問方案。一 旦使用了一次處理兩個(gè)連續(xù)格狀列(trellis column)(偶數(shù)和奇數(shù))的turbo解碼器，那 么對于前向處理的k = 0,1,2,. . . ,N/2-1,以及對于后向處理的k = N/2-1，N/2-2，· · ·，1， 0，分量函數(shù)可以是^1GO =2k以及ai(k)=濁+1。所以，具有用于線性順序訪問機(jī)制的地 址二元組P2，以及具有用于二次多項(xiàng)式置換順序訪問機(jī)制的其他二元組Pt2，諸如以下分別 由[A2a]和[B2a]示出的P2 (k) = (2k,2k+l) ；[A2a]Pt2 (k) = (Τ (2k), T(2k+1)) ； [B2a]其中，索引k = 0，1，2，1，..，N/2-1，并且N是turbo交織器的長度。另一種可能 性是從兩端同時(shí)前向和后向地處理數(shù)據(jù)幀對于k = 0,1,2,.. · ,N-l,a0(k) = k并且 (k) = N-k-l。實(shí)際上，(k) Φ (N-k-1)modulo 2，并且 T(k) ^ T(N-k-1)modulo 2。繼而，P2 (k) = (k, N-k-1) ；[A2b]PT2(k) = (T(k)，T(N-k-l))，其中 k = 0，1，2，· · ·，N-I [B2b]由于二次多項(xiàng)式是二階多項(xiàng)式，所以其值可以由二階差值生成。本發(fā)明的線性地 址方法可以與也由二階差值表示的平面中的線匹配。這意味著，可以通過根據(jù)所應(yīng)用的訪 問方案(線性順序或交織順序)重置二階差值來使用二階差值生成存儲器組的物理地址。 作為副產(chǎn)品，得到了針對交叉網(wǎng)絡(luò)的控制位。根據(jù)給定值&，gk+1，和gk+2來計(jì)算二階差值D0、Dl和D2，如下DO = gk ；Dl = gk+1-gk(modulo N)；D2 = gk+2_2*gk+1+gk = gk+2-gk+1-(gk+1_gk) = (gk+2_gk+1)-Dl (modulo N).針對每個(gè)數(shù)據(jù)總線使用一個(gè)三元組二階差值到所生成的物理地址。由于將相同的 多項(xiàng)式用于兩個(gè)總線，所以第三項(xiàng)D2對于總線是相等的，并且由此將其稱為公共項(xiàng)，并由Ct 表示。因此，兩個(gè)總線共享第三項(xiàng)D2。DO的下一值通過以下遞歸計(jì)算為DO = D0+D1 (modulo N)；Dl = D1+CT (modulo N)，并且 Ct = D2 是常數(shù)。等式[A2a]中的線性順序二元組數(shù)據(jù)訪問I32導(dǎo)致兩對二階差值一個(gè)用于2k，另 一個(gè)用于2k+l?？偩€0的地址是0，2，4，6等，并且總線1使用地址1，3，5，7等。繼而，而 =0, gl = 2，以及 & = 4，并且由此 AOtl = 0，Al0 = 2-0 = 2 (modulo N)，并且公共項(xiàng) Ct = 4-2*2+0 = 0 (modulo N)。由此，總線0的地址生成器的重置值是(AO0, Al0) = (0，2)，并且 Ct = 0?？偩€1的地址生成器的重置值以相同的方式來計(jì)算，并且為(AO1, Al1) = (1，2)。 總線0的地址等于(AOciA)，以及交叉開關(guān)的控制位等于(AOtl modulo 2)。兩個(gè)總線使用公 共的控制位。在此特定情況下，控制位恒定為0?？偩€1的地址是(AOi/2)。等式[Bh]中的二次置換多項(xiàng)式交織的順序二元組訪問Pt2具有兩種二階差值 針對總線 0 是 AO0 = T (0)，Al0 = T (2) -T (0) (modulo N)，針對總線 1 是 AO1 = T (1)，Al1 = T (3)-T(I) (modulo N)。公共項(xiàng) Ct = T (4) _2*T (2)+T (0) (modulo N) = 8*a (modulo N)。實(shí) 際數(shù)字值取決于二次置換多項(xiàng)式。當(dāng)像在等式[A2b]和[B2b]中那樣使用雙重二元組訪問規(guī)則時(shí)，地址生成器單元 的二階差值可以根據(jù)期望的訪問規(guī)則(線性的或交織的)進(jìn)行重置?？偩€0在線性訪問 和交織訪問中的地址分別為0，1，2，3，...，和T(O)，T(I)，1^2)，...。所以，總線0的二階 差值在線性訪問和交織訪問中可以分別利用(AO0, Al0) = (0,1)和(AO0, Al0) = (T(O)， T(I)-T(O)) (modulo N)進(jìn)行重置。更寬泛地說，根據(jù)用于線性順序η元組訪問的分量函數(shù) 值或二次多項(xiàng)式置換在用于交織的順序η元組訪問的分量函數(shù)值處的值來對二階差值進(jìn) 行重置。其中，η是2的冪(但不等于0)?？偩€1在線性訪問和交織訪問中的地址分別是 Ν-1，Ν-2，Ν-3，Ν-4· · ·，和 T (Ν-1)，T (Ν-2)，T (Ν-3)，. . ·?？偩€ 1 的二階差值的兩個(gè)項(xiàng)在線性 訪問和交織訪問中分別由(AOnAl1) = (Ν-1,-1)和(AOnAl1) = (T(N-I),T(N-2)-T(N-I)) (modulo N)重置。總線的地址生成器的公共項(xiàng)針對線性訪問和交織訪問的初始值分別為 Ct = 0和Ct = T(2)-2*T(1)+T(0) = 2*a (modulo N)。在所示的示例性訪問情況中，總線0 的物理地址等于(A0V2)，并且交叉開關(guān)的控制位等于(AOtl modulo 2)。兩個(gè)總線使用公共 的控制位。總線1的地址是(A01/2)。針對二元組線性訪問方案P2 (k) = (a0(k), B1 (k))的地址生成器的重置可以如下 進(jìn)行。對于j = 0和1，指派AOj = Bj (0)；Alj = Bj (1) -Bj (0) modulo N ；Ct = a0 (2) -2* (0) -a0 (0) modulo N用以針對二元組交織的訪問方案Pt2 (k) = (T(a0(k)),T(ai (k)))重置地址生成器的公式可以是AOj = T (Bj (0))；Alj = T (Bj (1)) -T Caj (0)) nodulo N ；Ct = T(a0(2))-2*T(a0(0))-T(a0(0))modulo N，其中 j = 0 禾口 1。對分量函數(shù)所進(jìn)行的索引是否也從N/2-1開始向下進(jìn)行并且繼而三個(gè)值為 Ν/2-1，Ν/2-2和Ν/2-3可以取決于所選擇的并行方法?？傊链?，可知二階差值提供了為兩個(gè)數(shù)據(jù)總線生成物理地址以及為交叉開關(guān) 生成(依賴于時(shí)間的)控制位的可行方法。共享的地址生成器單元可以用于以一致方式進(jìn) 行線性訪問和交織訪問。為了將二元組并行訪問擴(kuò)展到四元組并行訪問，可以通過利用以下公式將地址與 存儲器0，1，2和3相關(guān)聯(lián)來將二元組的地址空間劃分成四元組的地址空間對于 k = 0，1，2，· · ·，Ν-1，F(xiàn)4(k) = k modulo 4。由于二次置換交織器的if (如果)特性“如果Add。^ Add1 modulo 4，則 T(Add0) Φ T(Add1)HioduI0^,上述公式在線性順序和交織順序中產(chǎn)生了無競爭的四元組數(shù) 據(jù)訪問。以下表1示出了數(shù)據(jù)值如何位于四個(gè)子存儲器的存儲器組中的示例。表1中的每 個(gè)存儲器單元保有該存儲器單元的地址。
權(quán)利要求
1.一種方法，包括提供包括多個(gè)存儲器的存儲器組、配置用于以前向雙重訪問順序向所述存儲器組應(yīng)用 邏輯存儲器地址的前向單元、配置用于以后向雙重訪問順序向所述存儲器組應(yīng)用邏輯存儲 器地址的后向單元，以及位于所述存儲器組與所述前向單元和后向單元之間的至少半蝶形 網(wǎng)絡(luò)；以及生成控制信號的集合，并向所述至少半蝶形網(wǎng)絡(luò)應(yīng)用生成的控制信號的集合，以便利 用針對邏輯地址的任何η元組的、以線性順序或二次多項(xiàng)式順序中選擇的一個(gè)順序的η元 組并行性來訪問所述存儲器組，而不存在存儲器訪問沖突，其中η是2的非零整數(shù)次冪。
2.如權(quán)利要求1的方法，其中桶式移位器與所述至少半蝶形網(wǎng)絡(luò)一起置于所述存儲器 組與所述前向單元和后向單元之間；所述方法包括生成所述控制信號的集合，并向所述 至少半蝶形網(wǎng)絡(luò)和所述桶式移位器應(yīng)用所述生成的控制信號的集合，以利用所述η元組并 行性訪問所述存儲器組。
3.如權(quán)利要求2的方法，其中生成用于所述至少半蝶形網(wǎng)絡(luò)和所述桶式移位器的控制 信號的集合以便訪問所述存儲器組包括應(yīng)用二階差值以生成針對所述存儲器組的所述η 元組并行性訪問的所述存儲器物理地址。
4.如權(quán)利要求1的方法，進(jìn)一步包括將所述邏輯地址配對，使得如果AddO= Addl modulo (η/2)，則兩個(gè)邏輯地址AddO和Addl成對。
5.如權(quán)利要求4的方法，其中每個(gè)配對的邏輯地址包括在所述前向單元處的第一邏輯 地址，和在所述后向單元處的第二邏輯地址。
6.如權(quán)利要求4的方法，其中應(yīng)用所述生成的控制信號集合包括將所述配對的邏輯地 址的每一個(gè)路由通過所述至少半蝶形網(wǎng)絡(luò)的開關(guān)，使得所述開關(guān)的每一個(gè)僅將所述邏輯地 址的一個(gè)配對路由通過。
7.如權(quán)利要求1的方法，進(jìn)一步包括將所述邏輯地址配對，使得共享所述至少半蝶形 網(wǎng)絡(luò)的交叉開關(guān)的任何兩個(gè)存儲器是一對存儲器。
8.如權(quán)利要求1的方法，用于控制在turbo解碼器進(jìn)行數(shù)據(jù)解碼期間的存儲器訪問，其 中至少四個(gè)總線將所述turbo解碼器耦合至所述前向單元，至少四個(gè)總線將所述turbo解 碼器耦合至所述后向單元，以便針對所述存儲器組的每個(gè)數(shù)據(jù)訪問解碼至少四個(gè)格狀列。
9.如權(quán)利要求1的方法，其中所述控制信號的集合包括所述存儲器組的存儲器的地址 的最低有效位。
10.如權(quán)利要求9的方法，其中所述控制信號的集合的一部分是從二次多項(xiàng)式的系數(shù) 生成的。
11.如權(quán)利要求1的方法，其中所述前向單元配置用于以所述線性訪問順序4k、4k+l、4k+2、4k+3來訪問所述存儲器；所述后向單元配置用于以所述線性訪問順序N-4(k+l)、N-4(k+l)+l、N-4(k+l)+2、 N-4(k+l)+3來訪問所述存儲器；以及所述至少半蝶形網(wǎng)絡(luò)配置用于以八元組線性訪問順序4k、4k+l、4k+2、4k+3、 N-4 (k+1)、N-4 (k+1) +1、N-4 (k+1) +2、N_4 (k+1) +3 來訪問所述存儲器；其中k是整數(shù)索引k = 0，1，2，1. . .，N/4-1,以及N是turbo交織器的長度，并且等于8 的整數(shù)倍。
12.如權(quán)利要求1的方法，其中所述前向單元配置用于以交織訪問順序T(4k)、T(4k+1)、T(4k+2)、T(4k+3)來訪問所 述存儲器；所述后向單元配置用于以交織訪問順序T(N-4(k+l))、T(N-4(k+l)+l)、 T(N-4(k+l)+2)、T(N-4(k+l)+3)來訪問所述存儲器；以及所述至少半蝶形網(wǎng)絡(luò)配置用于以八元組交織訪問順序T(4k)、T(4k+1)、T(4k+2)、 T (4k+3)、T (N-4 (k+1))、T (N-4 (k+1) +1)、T (N_4 (k+1) +2)、T (N_4 (k+1) +3)來訪問所述存儲 器；其中k是整數(shù)索引k = 0，1，2，1. . .，N/4-1,以及N是turbo交織器的長度，并且等于8 的整數(shù)倍。
13.如權(quán)利要求1的方法，其中生成用于所述至少半蝶形網(wǎng)絡(luò)的控制信號的集合以便 訪問所述存儲器組包括應(yīng)用二階差值以生成針對所述存儲器組的所述η元組并行性訪問 的所述存儲器的物理地址。
14.如權(quán)利要求13的方法，其中所述二階差值是DO、Dl和D2，并且根據(jù)給定值&、gk+1和gk+2按如下進(jìn)行計(jì)算 DO = gk ；Dl = gk+1-gk ；以及D2 = (gk+2-gk+1)-Dl項(xiàng)LENGTH是交織器的長度；以及通過將Dl與DO相加來更新DO，并且當(dāng)LENGTH ^ D0+D1時(shí)，通過從DO減去LENGTH來 進(jìn)一步更新DO;以及通過將D2與D 1相加來更新Dl，并且當(dāng)LENGTH ^ D1+D2時(shí)，通過從Dl減去LENGTH來 進(jìn)一步更新Dl。
15.如權(quán)利要求13的方法，其中所述二階差值的一個(gè)項(xiàng)針對物理地址生成器的η元組 是公共的。
16.一種裝置，包括 存儲器組，包括多個(gè)存儲器；前向單元，配置用于以前向雙重訪問順序向所述存儲器組應(yīng)用邏輯存儲器地址； 后向單元，配置用于以后向雙重訪問順序向所述存儲器組應(yīng)用邏輯存儲器地址； 至少半蝶形網(wǎng)絡(luò)，其位于所述存儲器組與所述前向單元和后向單元之間；以及 處理器，配置用于生成控制信號的集合，并向所述至少半蝶形網(wǎng)絡(luò)應(yīng)用所述生成的控 制信號的集合，以便利用針對邏輯地址的任何η元組的、以線性順序或二次多項(xiàng)式順序中 選擇的一個(gè)順序的η元組并行性來訪問所述存儲器組，而不存在存儲器訪問沖突，其中η是 2的非零整數(shù)次冪；以及解碼器，配置用于使用利用所述η元組并行性從所述存儲器組提取的值來對接收的數(shù) 據(jù)進(jìn)行解碼。
17.如權(quán)利要求16的裝置，其中對于η是8的非零整數(shù)倍的情況，所述裝置進(jìn)一步包括 桶式移位器，其與所述至少半蝶形網(wǎng)絡(luò)一起置于所述存儲器組與所述前向單元和后向單元 之間；所述處理器進(jìn)一步配置用于生成所述控制信號的集合，并向所述至少半蝶形網(wǎng)絡(luò)和所述桶式移位器應(yīng)用所述生成的控制信號的集合，以利用η元組并行性訪問所述存儲器組。
18.如權(quán)利要求17的裝置，其中所述處理器配置用于通過應(yīng)用二階差值以及根據(jù)二次 多項(xiàng)式置換的值重置所述二階差值以生成針對所述存儲器組的所述η元組并行性訪問的 所述存儲器的物理地址，從而用于生成用于所述至少半蝶形網(wǎng)絡(luò)和所述桶式移位器的控制 信號的集合以便訪問所述存儲器組。
19.如權(quán)利要求16的裝置，其中所述處理器配置用于通過將所述邏輯地址配對，使得 如果AddO = Addl modulo (η/2)，則任何兩個(gè)邏輯地址AddO和Addl配對，從而用于生成用 于所述至少半蝶形網(wǎng)絡(luò)的控制信號的集合。
20.如權(quán)利要求19的裝置，其中每個(gè)配對的邏輯地址包括在所述前向單元處的第一邏 輯地址，和在所述后向單元處的第二邏輯地址。
21.如權(quán)利要求19的裝置，其中所述生成的控制信號集合將所述配對的邏輯地址的每 一個(gè)路由通過所述至少半蝶形網(wǎng)絡(luò)的開關(guān)，使得所述開關(guān)的每一個(gè)僅將所述邏輯地址的一 個(gè)配對路由通過。
22.如權(quán)利要求16的裝置，其中所述處理器配置用于將所述邏輯地址配對，使得共享 所述至少半蝶形網(wǎng)絡(luò)的交叉開關(guān)的任何兩個(gè)存儲器是一對存儲器。
23.如權(quán)利要求16的裝置，進(jìn)一步包括turbo解碼器，其經(jīng)由至少四個(gè)總線耦合至所述 前向單元，經(jīng)由至少四個(gè)總線耦合至所述后向單元，并且布置用于針對所述存儲器組的每 個(gè)數(shù)據(jù)訪問解碼至少四個(gè)格狀列。
24.如權(quán)利要求16的裝置，其中所述控制信號的集合包括所述存儲器組的存儲器的物 理地址的最低有效位。
25.如權(quán)利要求M的裝置，其中所述處理器配置用于從二次多項(xiàng)式的系數(shù)生成控制位 的集合。
26.如權(quán)利要求16的裝置，其中所述前向單元配置用于以順序4k、4k+1、4k+2、4k+3來訪問所述存儲器；所述后向單元配置用于以順序N-4(k+l)、N-4(k+l)+l、N-4(k+l)+2、N_4(k+l)+3來訪 問所述存儲器；以及所述至少半蝶形網(wǎng)絡(luò)配置用于以順序W4k)、T(4k+1)、T(4k+2)、T(4k+3)、 T (N-4 (k+1))、T (N-4 (k+1) +1)、T (N_4 (k+1) +2)、T (N_4 (k+1) +3)來訪問所述存儲器；其中k是整數(shù)索引k = 0，1，2，1. . .，N/4-1,以及N是turbo交織器的長度，并且等于 為8的非零整數(shù)倍的η。
27.如權(quán)利要求16的裝置，其中所述前向單元配置用于以交織訪問順序、T(4k+1)、T(4k+2)、T(4k+3)來訪問所 述存儲器；所述后向單元配置用于以交織訪問順序T(N-4(k+l))、T(N-4(k+1)+1)、 T (N-4 (k+1)+2), T (N-4 (k+1)+3)來訪問所述存儲器；以及所述至少半蝶形網(wǎng)絡(luò)配置用于以八元組交織訪問順序、T(4k+1)、T(4k+2)、 T (4k+3)、T (N-4 (k+1))、T (N-4 (k+1) +1)、T (N-4 (k+1) +2)、T (N-4 (k+1) +3)來訪問所述存儲 器；其中k是整數(shù)索引k = 0，1，2，1. . .，N/4-1,以及N是turbo交織器的長度，并且等于 為8的非零整數(shù)倍的η。
28.如權(quán)利要求16的裝置，其中所述處理器配置用于通過應(yīng)用二階差值而生成所述控 制信號的集合，以及根據(jù)二次多項(xiàng)式置換的值重置所述二階差值以生成針對所述存儲器組 的所述η元組并行性訪問的所述存儲器的物理地址。
29.如權(quán)利要求28的裝置，其中所述處理器配置用于根據(jù)給定值gk、gk+1和gk+2按如下計(jì)算所述二階差值 DO = gk ；Dl = gk+1-gk ；以及D2 = (gk+2-gk+1)-Dl ；項(xiàng)LENGTH是交織器的長度；以及所述處理器配置用于通過將Dl與DO相加來更新D0，并且當(dāng)LENGTH ( D0+D1時(shí)，通過 從DO減去LENGTH來進(jìn)一步更新DO ；以及通過將D2與Dl相加來更新Dl，并且當(dāng)LENGTH ( D1+D2時(shí)，通過從Dl減去LENGTH來 進(jìn)一步更新Dl。
30.如權(quán)利要求28的裝置，其中所述二階差值的一個(gè)項(xiàng)對于針對η的物理地址生成器 的η元組是公共的。
31.一種機(jī)器可讀指令的程序，具體化在有形存儲器上并可由數(shù)字?jǐn)?shù)據(jù)處理器執(zhí)行，以 實(shí)施針對控制存儲器訪問的動作，所述動作包括生成控制信號的集合，并向至少半蝶形網(wǎng)絡(luò)應(yīng)用所述生成的控制信號的集合，以便利 用針對邏輯地址的任何η元組的、以線性順序和二次多項(xiàng)式順序中選擇的一個(gè)順序的η元 組并行性來訪問所述存儲器組，而不存在存儲器訪問沖突，其中η是2的非零整數(shù)次冪，所 述至少半蝶形網(wǎng)絡(luò)置于包括多個(gè)存儲器的存儲器組與邏輯存儲器地址端口組之間；以及 使用利用所述η元組并行性從所述存儲器組提取的值來對接收的數(shù)據(jù)進(jìn)行解碼。
32.一種裝置，包括存儲裝置，包括外部存儲位置；邏輯地址裝置，用于以前向雙重訪問順序和后向雙重訪問速率來向所述存儲器組應(yīng)用 邏輯存儲器地址；至少切換裝置，位于所述存儲裝置和所述邏輯地址裝置之間，用于選擇性地將個(gè)體邏 輯地址節(jié)點(diǎn)耦合到個(gè)體外部存儲位置；計(jì)算裝置，用于生成控制信號的集合，并向所述切換裝置應(yīng)用所述生成的控制信號的 集合，以便利用針對邏輯地址節(jié)點(diǎn)的任何η元組的、以線性順序和二次多項(xiàng)式順序中選擇 的一個(gè)順序的η元組并行性來訪問所述存儲裝置，而不存在外部存儲位置沖突，其中η是2 的非零整數(shù)次冪；以及使用利用所述η元組并行性從所述存儲裝置提取的值來對數(shù)據(jù)進(jìn)行解碼。
33.如權(quán)利要求32的裝置，其中所述存儲裝置包括被尋址的存儲器位置的存儲器組；所述邏輯地址裝置，包括與所述存儲器組相關(guān)聯(lián)的地址生成器單元；切換裝置，包括至少半蝶形網(wǎng)絡(luò)，以及對于η是8的非零整數(shù)倍的情況，所述切換裝置進(jìn)一步包括桶式移位器；所述計(jì)算裝置包括位于專用集成電路上的處理器；以及 所述解碼裝置包括turbo解碼器。
全文摘要
存儲器組具有多個(gè)存儲器。在一個(gè)實(shí)施方式中，前向單元以前向雙重訪問順序向存儲器組應(yīng)用邏輯存儲器地址，后向單元以后向雙重訪問順序向存儲器組應(yīng)用邏輯存儲器地址，以及至少半蝶形網(wǎng)絡(luò)(至少半蝶形網(wǎng)絡(luò)，在八元組實(shí)施方式中還有桶式移位器)，其位于存儲器組與前向單元和后向單元之間。生成控制信號的集合，以向至少半或更多蝶形網(wǎng)絡(luò)(以及，在存在的情況下，向桶式移位器)應(yīng)用該控制信號的集合，以便在第一實(shí)例中利用線性順序以及在第二實(shí)例中利用二次多項(xiàng)式順序、以n元組并行性來訪問存儲器組，其中n＝2，4，8，16，32...。此訪問針對邏輯地址的任何n元組，而不存在存儲器訪問沖突。以此方式，存儲器訪問可以由數(shù)據(jù)解碼進(jìn)行控制。
文檔編號H03M13/29GK102084346SQ200980125661
公開日2011年6月1日 申請日期2009年7月2日 優(yōu)先權(quán)日2008年7月3日
發(fā)明者E·涅米南 申請人:諾基亞公司