專利名稱：逐次逼近型ad轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使逐次逼近型AD轉(zhuǎn)換電路中的比較器具有遲滯特性的技術(shù)，特別涉及在具備斬波型比較器的AD轉(zhuǎn)換電路中利用且適合的技術(shù)。
背景技術(shù)：
在移動電話、PDA (Personal Digital Assistants 個人數(shù)字助理)、數(shù)碼相機等便攜電子設(shè)備中設(shè)有用于控制設(shè)備內(nèi)部的系統(tǒng)的微處理器，微處理器監(jiān)視溫度和電池的電壓等來進行控制。因此，很多時候在設(shè)備中設(shè)有用于檢測溫度和電池的電壓等的傳感器，在微處理器中內(nèi)置了將來自這些傳感器的模擬信號轉(zhuǎn)換為數(shù)字信號的A/D轉(zhuǎn)換電路。
此外，期望內(nèi)置于微處理器等中的A/D轉(zhuǎn)換電路的電路規(guī)模小。作為那樣的A/D 轉(zhuǎn)換電路，例如公知圖9所示的使用了把CMOS逆變器作為放大器使用的所謂斬波型比較器的A/D轉(zhuǎn)換電路。
當前，存在為了防止因搭載在輸入信號中的噪音而引起的誤動作，使比較器具有遲滯特性的情況。但是，在A/D轉(zhuǎn)換電路中，如果使比較器具有遲滯特性，則其成為AD轉(zhuǎn)換誤差，特別是在輸入位(bit)數(shù)大即高分辨率的A/D轉(zhuǎn)換電路中，由于在遲滯中埋入了最小分辨率即LSB(Least Significant Bit 最低有效位)，所以一般不使其具有遲滯特性。
另一方面，斬波型比較器，因為通過CMOS逆變器對輸入模擬信號Vin和比較電壓 Vref的電位差進行放大，所以當Vin成為與Vref大體相等的等級時，由于輸入電位的輕微的擺動，引起輸出切換到高/低的不穩(wěn)定的動作。而且，存在在該切換時在CMOS逆變器中產(chǎn)生電流變化、其成為電源噪音，使比較器的基準電壓擺動，使轉(zhuǎn)換精度降低的問題點。因此，為了防止輸出切換為高/低的不穩(wěn)定的動作，提出了使斬波型比較器具有遲滯特性的 A/D轉(zhuǎn)換電路的方案(專利文獻1)。
專利文獻1 日本特開平6-069799號公報

發(fā)明內(nèi)容
在上述專利文獻1中記載的在先申請在分辨率不高的A/D轉(zhuǎn)換電路中有效。但是，上述在先申請與構(gòu)成比較器的逆變器的N-MOSFET(絕緣柵型場效應(yīng)晶體管以下稱為 MOS晶體管)并聯(lián)，根據(jù)來自輸出的反饋信號被接通、關(guān)斷，使逆變器的邏輯閾值變化，由此具有遲滯特性。本發(fā)明的發(fā)明人進行了研究，在該結(jié)構(gòu)的比較器中，在3V 5V的電源電壓的情況下，具有數(shù)mV的遲滯。
因此，在例如10位的A/D轉(zhuǎn)換電路的情況下，在遲滯中埋入最小分辨率即LSB轉(zhuǎn)換誤差變大。此外，由于在電源電壓端子與接地點之間縱向?qū)盈B三個MOS晶體管，所以出現(xiàn)了在2V這樣的低電源電壓下無法動作的課題。
本發(fā)明的目的在于在具備斬波型比較器的AD轉(zhuǎn)換電路中，僅追加少量的元件，使比較器具有遲滯特性，能夠降低因噪音導(dǎo)致的轉(zhuǎn)換誤差。
本發(fā)明的另一目的在于在具備斬波型比較器的AD轉(zhuǎn)換電路中，能夠通過使比較器具有ILSB以下的遲滯特性，抑制與賦予遲滯相伴的轉(zhuǎn)換誤差的增加。
為了達成上述目的，本發(fā)明是一種逐次逼近型AD轉(zhuǎn)換電路，其具備比較電路，其判定輸入模擬電壓和比較電壓的大??；寄存器，其順次取入并保持該比較電路的判定結(jié)果； 以及局部DA轉(zhuǎn)換電路，其將該寄存器的值轉(zhuǎn)換為電壓，并將其作為所述比較電壓，所述比較電路具有一個或者兩個以上的放大級、和與所述放大級中的某個放大級的輸入端子連接的反饋電容，在第一期間取入輸入模擬電壓，在第二期間輸入與所述輸入模擬電壓和所述比較電壓的電位差對應(yīng)的電壓，通過所述放大級對該輸入電壓進行放大，在該比較電路的輸出變化時，經(jīng)由所述反饋電容向?qū)?yīng)的放大級的輸入端子施加正反饋來賦予ILSB以下的遲滯。
根據(jù)上述結(jié)構(gòu)，由于是經(jīng)由反饋電容向某一放大級的輸入端子施加正反饋的結(jié)構(gòu)，所以與使放大級自身具有遲滯特性的情況相比，能夠賦予小的遲滯，并且追加的元件少。
這里，希望決定反饋電容的電容值，以使所述遲滯為ILSB的1/2以下的大小。更希望決定反饋電容的電容值，以使所述遲滯為ILSB的1/5以下的大小。進一步希望決定反饋容量的容量值，以使所述遲滯成為ILSB的1/10以下的大小。由此，能夠不增大轉(zhuǎn)換誤差地，降低因比較電路的輸出的切換而產(chǎn)生的噪音。
此外，希望所述比較電路具級聯(lián)連接的兩個以上的放大級，經(jīng)由所述反饋電容向?qū)?yīng)的輸入端施加正反饋的放大級是最終級的放大級。通過對最終級的放大級施加正反饋的結(jié)構(gòu)，能夠減小在換算為輸入時的遲滯、容易賦予ILSB以下的遲滯。
并且，希望所述比較電路具有作為所述放大級的CMOS逆變器，并且具有分別設(shè)置在各CMOS逆變器的輸入輸出端子間的開關(guān)元件和設(shè)置在所述CMOS逆變器間的電容，在第一期間，使所述開關(guān)元件為接通狀態(tài)，向采樣電容的一方的端子施加與所述CMOS逆變器的邏輯閾值相當?shù)碾妷?，以該電壓為基準來取入輸入模擬電壓，在第二期間，對所述采樣電容充電所述輸入模擬電壓與所述比較電壓的電位差所對應(yīng)的電荷，并且使所述開關(guān)元件為斷開狀態(tài)，通過所述CMOS逆變器對所述采樣電容的電位進行放大，在該比較電路的輸出變化時，經(jīng)由所述反饋電容向?qū)?yīng)的CMOS逆變器的輸入端子施加正反饋。由此，能夠減少比較器的構(gòu)成元件數(shù)量，降低電路的占有面積。
此外，期望在所述比較電路的后級設(shè)有邏輯門，該邏輯門將該比較電路的最終放大級的輸出和給予所述采樣的定時的時鐘信號作為輸入，根據(jù)該邏輯門的輸出或使其反轉(zhuǎn)后的信號，所述反饋電容的一方的端子的電位變化，向?qū)?yīng)的CMOS逆變器的輸入端子施加正反饋。由此，能夠在采樣中不把作為放大級的逆變器的中間的電位專遞到后級的電路 (逐次逼近寄存器等)。
根據(jù)本發(fā)明，在具備斬波形比較器的AD轉(zhuǎn)換電路中，僅追加少量的元件便能夠使比較器具有遲滯特性，降低噪音引起的轉(zhuǎn)換誤差。此外，通過使比較器具有ILSB以下的遲滯特性，具有能夠抑制與賦予遲滯相伴的轉(zhuǎn)換誤差的增加的效果。


圖1是表示本發(fā)明的逐次逼近型AD轉(zhuǎn)換電路的一個實施方式的電路結(jié)構(gòu)圖。
圖2是表示實施方式的AD轉(zhuǎn)換電路的比較器內(nèi)部的節(jié)點電位狀態(tài)的狀態(tài)說明圖。
圖3是表示實施方式的AD轉(zhuǎn)換電路的第一變形例中的比較器的結(jié)構(gòu)例的電路結(jié)構(gòu)圖。
圖4是表示實施方式的AD轉(zhuǎn)換電路的第二變形例中的比較器的結(jié)構(gòu)例的電路結(jié)構(gòu)圖。
圖5是表示實施方式的AD轉(zhuǎn)換電路的第三變形例中的比較器的結(jié)構(gòu)例的電路結(jié)構(gòu)圖。
圖6是表示實施方式的AD轉(zhuǎn)換電路的第四變形例中的比較器的構(gòu)成例的電路結(jié)構(gòu)圖。
圖7是表示本發(fā)明的逐次逼近型AD轉(zhuǎn)換電路的第二實施方式的電路結(jié)構(gòu)圖。
圖8是表示第二實施方式的逐次逼近型AD轉(zhuǎn)換電路的比較判定期間(保持期間) 中的各切換開關(guān)SWO SWn-I的狀態(tài)的電路結(jié)構(gòu)圖。
圖9是表示具備斬波型比較器的現(xiàn)有的AD轉(zhuǎn)換電路的結(jié)構(gòu)例的電路結(jié)構(gòu)圖。
具體實施例方式下面，根據(jù)

本發(fā)明的恰當?shù)膶嵤┓绞健?br> 圖1是表示本發(fā)明的逐次逼近型AD轉(zhuǎn)換電路的一個實施方式。圖1中表示的AD 轉(zhuǎn)換電路具備對在模擬輸入端子IN輸入的模擬輸入Vin和對基準電壓端子施加的比較電壓Vref交互地采樣并保持差電壓的采樣保持電路S&H ；對通過該采樣保持電路SMl采樣的差電壓進行放大的斬波型比較器CMP ；將該斬波型比較器CMP的輸出和采樣時鐘Φ s作為輸入來輸出預(yù)定的信號的邏輯電路LG ；順次取入該邏輯電路LG的輸出的逐次逼近寄存器 SAR ；內(nèi)部的開關(guān)根據(jù)從該寄存器SAR輸出的信號進行切換，由此將對SAR的輸出代碼進行了 DA變換后的電壓作為比較電壓Vref輸出給上述采樣保持電路SMl的局部DA轉(zhuǎn)換電路 DAC。
采樣保持電路S&H由以下構(gòu)成根據(jù)采樣時鐘Φ8和與其逆相的時鐘/>s，互補地接通、斷開的一對采樣用開關(guān)SS1、SS2 ；在該開關(guān)SS1、SS2的連接節(jié)點與上述斬波型比較器CMP的輸入端子之間連接的采樣電容Cs。邏輯電路LG由以下構(gòu)成把斬波型比較器CMP 的輸出和采樣時鐘Φ8作為輸入，輸出取得這些信號的邏輯積的信號的或非門Gl ；以及使該或非門Gl的輸出反轉(zhuǎn)的逆變器G2。
此外，斬波型比較器CMP經(jīng)由電容Cl、C2級聯(lián)連接3個CMOS逆變器INVl、INV2、 INV3，并且對每個逆變器設(shè)置使輸入輸出端子之間短路的開關(guān)Si、S2、S3。而且，在或非門 Gl的輸出端子與最終級的逆變器INV3的輸入端子之間連接有反饋用電容Cf。設(shè)置或非門 Gl的原因在于，由于在采樣中通過接通開關(guān)S3，逆變器INV3的輸出成為高電平和低電平的中間的電位，不將其傳達到后級的電路(逐次逼近寄存器等)。
在該實施例的比較器CMP中，通過在采樣期間接通開關(guān)S1、S2、S3使逆變器INV1、 INV2、INV3的輸入輸出短路，各逆變器的輸入電位和輸出電位成為與其邏輯閾值VLT相等的電位。因此，在采樣保持電路SMl中，根據(jù)采樣時鐘Φ s，使輸入端子側(cè)的開關(guān)SSl成為接通狀態(tài)。由此，在采樣電容Cs中，以VLT為基準，采樣輸入模擬電壓Vin。S卩，對Cs充電與VLT和Vin的電位差相對應(yīng)的電荷。此外，對電容Cl、C2充電各逆變器的邏輯閾值的差分的電壓(VLT2-VLT1)、(VLT3-VLT2)。
在比較判定時(保持期間)，在采樣保持電路S&H中，根據(jù)采樣時鐘/ Φ s使參考側(cè)的開關(guān)SS2成為接通狀態(tài)。由此，在采樣電容Cs中殘留與輸入模擬電壓Vin和比較電壓 Vref的電位差(Vref-Vin)相對應(yīng)的電荷。此外，在比較器CMP中，根據(jù)(^使開關(guān)31、52、 S3關(guān)斷，使逆變器INV1、INV2、INV3的輸入輸出間被切斷，由此，各逆變器作為放大器進行動作，輸出根據(jù)輸入電位發(fā)生變化。
而且，此時經(jīng)由采樣電容Cs把電位差(Vref-Vin)傳遞到初級的逆變器INVl的輸入端子，該電位差通過逆變器INV1、INV2、INV3逐漸被放大。結(jié)果，在逆變器INV3的輸出中出現(xiàn)將輸入模擬電壓Vin和比較電壓Vref進行比較后的結(jié)果。具體地說，當把逆變器 INV1、INV2、INV3的邏輯閾值設(shè)為VLT1、VLT2、VLT3，將增益(放大率)設(shè)為A1、A2、A3，把電源電壓設(shè)為Vdd時，圖1的電路中的各節(jié)點的電位⑴ ⑶如圖2所示。根據(jù)圖2可知， 在Vin比Vref高時，逆變器INV3的輸出成為低電平(接地電位GND)，此外在Vin比Vref 低時逆變器INV3的輸出成為高電平(電源電壓Vdd)。
在本實施例中，因為在或非門Gl的輸出端子和最終級的逆變器INV3的輸入端子之間連接有反饋用電容Cf，所以當或非門Gl的輸出電位變高時，電容Cf的電荷在與 C2之間根據(jù)電容比被分配，對逆變器INV3的輸入端子施加正反饋，其輸入電位比不設(shè)置電容Cf時高Δ V。在此，因為分配前的電荷和分配后的電荷相等，所以Q = Cf · Vdd = (C2+Cf) ·Δν成立。由此，因為八￥ = ￥(1(1<口(02+00，所以逆變器1附3的輸入電位(6) 成為 VLT3+A1 · Α2 · (Vref-Vin) +Vdd · Cf / (C2+Cf)(參照圖 2 的虛線內(nèi)) 并且，關(guān)于逆變器IVN3的輸入節(jié)點的正反饋量Δ V，按照作為放大級而進行動作的逆變器INV1、INV2的增益Al、Α2將其劃分，由此能夠?qū)⑵鋼Q算成輸入。由此，在逆變器 INVl的輸入節(jié)點的遲滯量Vhys可以通過下式表示 Vhys = Vdd · Cf / (C2+Cf) · Al · A2......(1) 因此，例如在10位的AD轉(zhuǎn)換電路中，在想要附加0. 1LSB程度的遲滯(= Vdd/10 · 210)的情況下，當把逆變器INV1、INV2的增益各設(shè)為50倍時，因為根據(jù)Vhys =Vdd · Cf / (C2+Cf) · 50 · 50 = Vdd/10 · 210, Cf / (C2+Cf) ^ 1/4，所以可以設(shè)定為 C2 Cf ^ 3 1 左右。
如上所述，當應(yīng)用本實施例時，通過僅追加一個電容的簡單的設(shè)計變更，便能夠?qū)夭ㄐ捅容^器CMP附加0. ILSB程度的微小的遲滯。這里，在AD轉(zhuǎn)換電路中使用的斬波型比較器的遲滯如果比LSB小且比熱雜音大，則能夠防止因熱雜音引起的比較器的輸出的切換，并且能夠提高轉(zhuǎn)換精度。
此外，在圖1中，在逆變器INVl和INV2的各自的輸入輸出間附加電容，成為調(diào)整逆變器INV1、INV2的增益的結(jié)構(gòu)。這種情況下，能夠以根據(jù)調(diào)整后的預(yù)定的增益而得到的計算結(jié)果為基礎(chǔ)，進行C2和Cf的比率的設(shè)定?？梢詫NV1、INV2的某一方附加電容，也可以對雙方附加電容，但是對INVl附加電容在降低比較器CMP中的噪音方面具有很大的效 在專利文獻1中記載的結(jié)構(gòu)中，由于難以在10位的AD轉(zhuǎn)換電路中附加ILSB以下的遲滯，所以當為了防止熱雜音導(dǎo)致的比較器的輸出的切換而附加了遲滯時，量化誤差增加，但是當使用本實施例時，能夠不增加量化誤差地防止熱雜音導(dǎo)致的比較器的輸出的切換，從而提高轉(zhuǎn)換精度。
但是，盡管遲滯小也會成為轉(zhuǎn)換誤差。因此，像通過電池進行動作的系統(tǒng)那樣，在電源電壓的變動大的系統(tǒng)中使用的AD轉(zhuǎn)換電路中，希望在電源電壓Vdd低時減小遲滯來減小誤差，在噪音電平變大的電源電壓Vdd高的狀態(tài)下增大遲滯來防止噪音引起的誤動作。 因此，從該觀點出發(fā)，嘗試驗證上述實施例的比較器。
在把MOS晶體管的轉(zhuǎn)移電導(dǎo)(transfer conductance)設(shè)為gm，將閾值電壓設(shè)為 Vth，將輸出電阻設(shè)為r0，將歐拉電壓設(shè)為VA，將柵極源極間電壓設(shè)為Vgs，將漏極源極間電壓設(shè)為Vds，將漏極電流設(shè)為Ids時，根據(jù) r0 = (VA+Vds)/Ids gm = 2Ids/(Vgs-Vth) 通過 G = 2Ids · (VA+Vds) / (Vgs-Vth) · Ids = 2 (VA+Vds) / (Vgs-Vth)......(2) 來表示MOS晶體管的增益G ( = gm · r0)。在該公式中，分母(Vgs-Vth)是在MOS 晶體管的柵極施加的有效電壓，電源電壓Vdd越高該有效電壓越大，Vdd越低則該有效電壓越小。因此，根據(jù)上述公式O)，電源電壓Vdd變高有效電壓越大則增益越大，電源電壓Vdd 變低有效電壓越小則增益越小。
另一方面，在上述的實施例的比較器中，根據(jù)式(1)，電壓Vdd高逆變器的增益越大則遲滯越大，電壓Vdd低逆變器的增益越小則遲滯越小。此外，MOS晶體管的增益越大則逆變器的增益越大。因此，可以說根據(jù)電源電壓的變動，電源電壓越高遲滯越大的上述實施例的比較器適合于在電源電壓的變動大的系統(tǒng)中使用的AD轉(zhuǎn)換電路。
圖3 圖6表示上述實施例的比較器的變形例。其中，圖3是把從輸出側(cè)施加正反饋的位置作為第2級的逆變器INV2的輸入節(jié)點，圖4是把從輸出側(cè)施加正反饋的位置作為第1級的逆變器INVl的輸入節(jié)點。即使如此改變施加正反饋的位置，也能得到與圖1的實施例大體相同的效果。
但是，在換算成輸入具有相同的遲滯的情況下，關(guān)于反饋電容Cf，需要使圖3小于圖1，并且使圖4小于圖3。此外，在圖3中，根據(jù)與圖1反相的信號(9)施加反饋，在圖4 中根據(jù)與圖1同相的信號⑶施加反饋。
圖5是在比較器CMP由2級的比較器INVl、INV2構(gòu)成的情況下，從輸出側(cè)向第2級的逆變器INV2的輸入端子施加正反饋。如圖5中虛線所示，也可以向第1級的逆變器INVl 的輸入端子施加正反饋。另外，在逆變器為3級向第1級的逆變器INVl的輸入端子施加正反饋的情況下，如圖1那樣，與向第3級的逆變器施加正反饋的情況相比，需要減小Cf的電容值(例如1/1000)。此時，雖然預(yù)想無法通過與C2相同結(jié)構(gòu)的元件來構(gòu)成Cf，但是如果利用配線間電容等，則能夠構(gòu)成這樣小的Cf。
圖6表示比較器CMP通過3個差動放大級構(gòu)成時的反饋的施加方法。在圖6中， (8)意味著根據(jù)與或非門Gl的輸出同相的信號施加反饋，此外(9)表示根據(jù)與圖1的或非門Gl的輸出反相的信號施加反饋。另外，在圖6中，雖然表示了對差動信號的兩方施加正反饋的情況，但是也可以僅對差動信號的某一方施加正反饋。
圖7表示本發(fā)明的逐次逼近型AD轉(zhuǎn)換電路的第2實施方式。本實施方式使用組合了電荷分配型和電阻分壓型的DA轉(zhuǎn)換電路作為局部DA轉(zhuǎn)換電路，對第一級的逆變器INVl的輸入端子施加正反饋，所以可以說是圖4的變形例的一個具體例子。此外，本實施方式中的局部DA轉(zhuǎn)換電路相當于兼具圖1的實施方式中的采樣保持電路S&H和局部DA轉(zhuǎn)換電路 DAC的功能的電路。
本實施方式中的局部DA轉(zhuǎn)換電路DAC具有電容陣列和梯形電阻RLD，電容陣列包含具有2的η次方的加權(quán)的加權(quán)電容CO、Cl……Cn-Ι，該梯形電阻RLD由串聯(lián)方式的電阻 Rl 1 構(gòu)成。電阻Rl 1 通常被設(shè)定為相同的電阻值。加權(quán)電容C0、C1……Cn-I的一方的端子被共同連接，并與比較器CMP的第一級的逆變器INVl的輸入端子連接。
通過切換開關(guān)SWl SWn-Ι，能夠?qū)訖?quán)電容CO、Cl、……Cn-I中的Cl、…… Cn-I的另一方的端子施加基準電壓Vref_h、Vref_l或輸入電壓Vin的某一個。此外，通過切換開關(guān)SW0，能夠?qū)訖?quán)電容CO的另一方的端子施加梯形電阻RLD的選擇電壓或輸入電壓Vin的某一個。另外，組合了加權(quán)電容C0、C1、……Cn-I的組合相當于圖4中的采樣電容Cs。也可以對基準電壓Vref_l使用接地電位。通過將比接地電位高的電位設(shè)為Vref_ 1，能夠變更能夠進行AD轉(zhuǎn)換的電壓范圍FSR(Full Scale Range) 0 在梯形電阻RLD中設(shè)有用于取出該梯形電阻的各節(jié)點的電位的開關(guān)S0、S1、…… Sn。在本實施例中，根據(jù)逐次逼近寄存器SAR的上位側(cè)的位(bit)控制上述切換開關(guān)SWO SWn-Ι，根據(jù)寄存器SAR的下位側(cè)的位，控制上述開關(guān)SO Sn。具體地說，在根據(jù)SAR的下位側(cè)的位使用梯形電阻RLD的電位時，使開關(guān)SO Sn-I中的某一個成為接通狀態(tài)，在切換開關(guān)SWO SWn-I中僅SWO動作，SWl SWn-I不動作。
此外，在使用加權(quán)電容CO、Cl、……Cn-I時，使開關(guān)SO或Sn成為接通狀態(tài)，使 Sl Sn或SO Sn-I成為斷開狀態(tài)，把基準電壓Vref_h或Vref_l經(jīng)由切換開關(guān)SWO傳遞到電容CO。SWl SWn-I在采樣時連接在Vin的輸入端子上，在比較判定時根據(jù)寄存器 SAR的上位側(cè)的位，與基準電壓Vref_h或Vref_l連接。
根據(jù)逐次逼近寄存器SAR的值和采樣時鐘，來決定上述切換開關(guān)SWO SWn-I的連接端子。圖7所示的是各開關(guān)在采樣期間的狀態(tài)，切換開關(guān)SWO SWn-I向全部對應(yīng)的加權(quán)電容CO、Cl、……Cn-I的另一方的端子施加輸入電壓Vin，充電與輸入電壓的電位對應(yīng)的電荷。
在圖8中表示比較判定期間(保持期間)的各切換開關(guān)SWO SWn-I的狀態(tài)。如圖8所示，比較判定期間中的切換開關(guān)SWl SWn-I是Vref_h或Vref_l中的某一方。此外，切換開關(guān)SWO是梯形電阻RLD的選擇電壓，通過開關(guān)Sl Sn來決定選擇哪個節(jié)點的電壓。在比較判定期間通過把VrefJ!和Vref_l中的某一個基準電壓施加在加權(quán)電容CO、 Cl、……Cn-I的另一方的端子上，殘留與施加的電壓和之前施加的輸入電壓Vin的電位差相對應(yīng)的電荷，其在C0、C1、……Cn-I之間被分配，把在共同連接節(jié)點上產(chǎn)生的電壓提供給作為比較器的逆變器INVl的輸入端子。
在比較器中，在采樣期間通過將開關(guān)Sl接通使逆變器INVl的輸入輸出短路，輸入電位和輸出電位成為與逆變器的邏輯閾值VLT相等的電位。由此，在加權(quán)電容C0、C1、…… Cn-I中，將VLT作為基準來采樣輸入模擬電壓Vin。S卩，充電與VLT和Vin的電位差相對應(yīng)的電荷。
在比較判定時，如上所述，在局部DAC中切換開關(guān)SWO SWn-I根據(jù)寄存器SAR的值與基準電壓Vref_h或Vref_l連接。由此，向逆變器INVl的輸入端子供給之前采樣到的輸入模擬電壓與通過切換開關(guān)SWO SWn-I的狀態(tài)決定的比較電壓的電位差相對應(yīng)的電位。并且，此時，使開關(guān)Sl斷開來使逆變器INV的輸入端子和輸出端子分離，所以逆變器作為放大器工作對輸入電位進行放大后輸出。
在電阻分壓型DA轉(zhuǎn)換部中，對梯形電阻RLD的一方的端子施加基準電壓Vref_h， 此外對梯形電阻RLD的另一方的端子施加基準電壓Vref_l，通過根據(jù)寄存器SAR的下位側(cè)的位控制的開關(guān)SO Sn來取出通過電阻比將這些電位差進行分壓后的某個電壓。
如上所述，通過在電荷分配型中組合電阻分壓型，例如在10位的DA轉(zhuǎn)換電路中， 在僅是電荷分配型的情況下，需要最小電容CO的21°倍(約1000倍)的電容，僅設(shè)置CO的 25倍(32倍)的電容和32個電阻即可，有利于節(jié)省面積。
并且，在本實施例中，為了對反饋電容Cf的一方的端子施加反饋，設(shè)有與電阻1 并聯(lián)的串聯(lián)電阻Rfl及Rf2、選擇Rfl和Rf2的連接節(jié)點的電位或基準電壓Vref_l的某一個來施加在電容Cf的一方的端子上的開關(guān)SWf。根據(jù)或非門Gl的輸出控制開關(guān)SWf，在其是高電平時將Rfl和Rf2的連接節(jié)點的電位施加給Cf，在低電平時將基準電壓Vref_l施加給Cf。
設(shè)定上述電阻1 與Rfl、Rf2的合成電阻值，以便成為與其他電阻RO 相同的電阻值，并且根據(jù)想要附加的遲滯的量設(shè)定電阻RFl和RF2的電阻比，例如設(shè)定為9 1 的比。此外，使Cf的電容值成為與加權(quán)電容中最小的電容CO相同的值。由此，賦予ILSB 的1/10的遲滯。并且，通過使Cf的電容值成為比最小加權(quán)電容CO小的值，能夠賦予更小的遲滯。另外，在圖7的實施例中，與梯形電阻RLD的電阻1 并聯(lián)地設(shè)置了賦予向反饋電容Cf施加的電位的電阻Rfl和Rf2，但是，如果適當?shù)卦O(shè)定電阻值，還能夠與電阻foi-Ι以及 Rn并聯(lián)地設(shè)置電阻Rfl和Rf2。
以上根據(jù)實施方式具體說明了本發(fā)明的發(fā)明人作出的發(fā)明，但是本發(fā)明不限定于上述實施方式。例如在上述實施方式中，雖然表示了級聯(lián)連接了 3級的CMOS逆變器的比較器，但是也可以是級聯(lián)連接了 2個逆變器的比較器、或由一個逆變器構(gòu)成的比較器。
此外，在上述實施方式中，雖然表示了在比較器CMP的后級的或非門Gl的輸出端子和某個CMOS逆變器的輸入端子之間連接了反饋電容Cf，但是也可以將反饋電容Cf與開關(guān)元件一起串聯(lián)連接在某個CMOS逆變器的輸入端子和預(yù)定的定電位點之間，通過或非門 Gl的輸出使該開關(guān)元件進行接通、斷開動作，來施加正反饋。也可以使用與非門來代替或非門。
并且，在上述實施方式中，作為構(gòu)成斬波型比較器的CMOS逆變器，假定說明了將 P-MOS與N-MOS串聯(lián)連接的通常的逆變器，但是作為構(gòu)成比較器的CMOS逆變器，還可以使用與施加輸入電壓(來自局部DAC的電壓)的放大用P-C0S、N-M0S串聯(lián)地連接了接通斷開控制用晶體管(P-M0S、N-M0S)的拍頻倒相器(clocked inverter)形式的逆變器，通過控制其動作定時來實現(xiàn)低消耗電力。
產(chǎn)業(yè)上的可利用性 本發(fā)明能夠在斬波型比較器以及具備該斬波型比較器的AD變換電路中進行利用。
符號說明 S/H采樣保持電路 CMP比較器 SAR逐次逼近寄存器 DAC局部DA轉(zhuǎn)換電路 LG邏輯電路 Si、S2、S3短路用開關(guān) C1、C2電容 Cf反饋電容 RLD梯形電阻 CO Cn-I加權(quán)電容 SffO SWn-I切換開關(guān)
權(quán)利要求
1.一種逐次逼近型AD轉(zhuǎn)換電路，其具備比較電路，其判定輸入模擬電壓和比較電壓的大小； 寄存器，其順次取入并保持該比較電路的判定結(jié)果；以及局部DA轉(zhuǎn)換電路，其將該寄存器的值轉(zhuǎn)換為電壓，并將其作為所述比較電壓， 所述逐次逼近型AD轉(zhuǎn)換電路的特征在于，所述比較電路具有一個或者兩個以上的放大級、和與所述放大級中的某個放大級的輸入端子連接的反饋電容，在第一期間取入輸入模擬電壓，在第二期間輸入與所述輸入模擬電壓和所述比較電壓的電位差對應(yīng)的電壓，通過所述放大級對該輸入電壓進行放大，在該比較電路的輸出變化時，經(jīng)由所述反饋電容向?qū)?yīng)的放大級的輸入端子施加正反饋來賦予ILSB以下的遲滯。
2.根據(jù)權(quán)利要求1所述的逐次逼近型AD轉(zhuǎn)換電路，其特征在于， 決定反饋電容的電容值，以使所述遲滯為ILSB的1/2以下的大小。
3.根據(jù)權(quán)利要求1或2所述的逐次逼近型AD轉(zhuǎn)換電路，其特征在于，所述比較電路具有級聯(lián)連接的兩個以上的放大級，經(jīng)由所述反饋電容向?qū)?yīng)的輸入端子施加正反饋的放大級是最終級的放大級。
4.根據(jù)權(quán)利要求1 3的任意一項所述的逐次逼近型AD轉(zhuǎn)換電路，其特征在于，所述比較電路具有作為所述放大級的CMOS逆變器，并且具有分別設(shè)置在各CMOS逆變器的輸入輸出端子間的開關(guān)元件和設(shè)置在所述CMOS逆變器間的電容，在第一期間，使所述開關(guān)元件為接通狀態(tài)，向采樣電容的一方的端子施加與所述CMOS 逆變器的邏輯閾值相當?shù)碾妷?，以該電壓為基準來取入輸入模擬電壓，在第二期間，對所述采樣電容充電所述輸入模擬電壓與所述比較電壓的電位差所對應(yīng)的電荷，并且使所述開關(guān)元件為斷開狀態(tài)，通過所述CMOS逆變器對所述采樣電容的電位進行放大，在該比較電路的輸出變化時，經(jīng)由所述反饋電容向?qū)?yīng)的CMOS逆變器的輸入端子施加正反饋。
5.根據(jù)權(quán)利要求4所述的逐次逼近型AD轉(zhuǎn)換電路，其特征在于，在所述比較電路的后級設(shè)有邏輯門，該邏輯門將該比較電路的最終放大級的輸出和給予所述采樣定時的時鐘信號作為輸入，根據(jù)該邏輯門的輸出或使其反轉(zhuǎn)后的信號，所述反饋電容的一方的端子的電位變化，向?qū)?yīng)的CMOS逆變器的輸入端子施加正反饋。
全文摘要
在具備斬波型比較器的AD轉(zhuǎn)換電路中，僅追加少量的元件就能夠使比較器具有遲滯特性來降低噪音引起的轉(zhuǎn)換誤差。在具備斬波型比較器的逐次逼近型AD轉(zhuǎn)換電路中，在比較電路(CMP)中設(shè)置一個或者兩個以上的放大級、和與所述放大級中某一個放大級的輸入端子連接的反饋電容(Cf)，在第一期間取入輸入模擬電壓，在第二期間輸入與所述輸入模擬電壓和所述比較電壓的電位差對應(yīng)的電壓，通過所述放大級來放大該輸入電位，在該比較電路的輸出變化時，經(jīng)由反饋電容向?qū)?yīng)的放大級的輸入端子施加正反饋來賦予1LSB以下的遲滯，由此解決了課題。
文檔編號H03M1/08GK102204107SQ200980143398
公開日2011年9月28日 申請日期2009年9月2日 優(yōu)先權(quán)日2008年10月30日
發(fā)明者井上文裕 申請人:三美電機株式會社