專利名稱：使用改進(jìn)式時(shí)鐘門控單元的系統(tǒng)及方法
技術(shù)領(lǐng)域：
本描述大體上涉及時(shí)鐘門控單元，且更具體地說(shuō)，涉及具有處置緩慢上升或緩慢下降的時(shí)鐘邊沿的經(jīng)改進(jìn)能力的時(shí)鐘門控單元。
背景技術(shù)：
圖1為常規(guī)時(shí)鐘門控單元(CGC) 100的說(shuō)明。在許多應(yīng)用中使用CGC以通過(guò)暫停未在使用的電路中的計(jì)算來(lái)停止將時(shí)鐘信號(hào)傳播到所述未在使用的電路以減少動(dòng)態(tài)功率。 舉例來(lái)說(shuō)，在包括MP3功能性及電話功能性的手持式裝置中，當(dāng)用戶正在播放MP3文件但不使用電話時(shí)，可使用一個(gè)或一個(gè)以上CGC來(lái)防止時(shí)鐘傳播到處理器的在電話功能性閑置時(shí)未使用的部分(以及傳播到其它芯片)。不接收時(shí)鐘的部分使用少得多的功率，以使得電池壽命得以延長(zhǎng)。此外，非門控時(shí)鐘信號(hào)自身具有高有效性因數(shù)，從而使其成為動(dòng)態(tài)功率使用的主要來(lái)源。CGC 100具有時(shí)鐘輸入及啟用輸入。全局時(shí)鐘源為時(shí)鐘輸入，且其標(biāo)記為Clk_ in。CGC(例如CGC 100)可包括任何數(shù)目個(gè)啟用輸入，所述啟用輸入的實(shí)例可包括時(shí)鐘啟用(Clk_en)及在電路的掃描測(cè)試期間啟動(dòng)時(shí)鐘的掃描啟用(test_en)。圖1展示典型CGC 標(biāo)準(zhǔn)單元電路的一般框圖，所述電路包括有效低鎖存器101、兩輸入AND門102及啟用邏輯 103。CGC 100的輸出為Clk，其為門控時(shí)鐘脈沖。在較低電壓下，Clk_in的邊沿速率可變得顯著降級(jí)且最終導(dǎo)致CGC 100的功能故障。圖2為根據(jù)CGC 100的設(shè)計(jì)而配置的CGC 150的更詳細(xì)視圖的說(shuō)明，且圖3說(shuō)明在一些操作期間CGC 150的關(guān)鍵節(jié)點(diǎn)的時(shí)序圖。圖3展示有效低鎖存器101尤其包括反相器鏈 (即，反相器107及108)及下拉堆疊(即，NMOS晶體管104及106)。當(dāng)啟用有效低鎖存器 101(由test_en信號(hào)或Clk_en信號(hào)啟用)時(shí)，在鎖存器101的透明階段期間最初將pnl 節(jié)點(diǎn)設(shè)定為邏輯1。在此條件下，CGC 150將輸入Clk_in信號(hào)傳遞到輸出Clk。最初，Clk_ in處于邏輯0，因此pn2節(jié)點(diǎn)處于邏輯1。對(duì)于緩慢上升的輸入Clk_in信號(hào)，在內(nèi)部緩沖的Clk_net節(jié)點(diǎn)處的電壓可快速上升，甚至在Clk_in中途上升到Vdd/2(其中Vdd為系統(tǒng)電源)之前上升，進(jìn)而接通pnl節(jié)點(diǎn)的下拉NFET 104(圖幻。這是不合意的。其產(chǎn)生競(jìng)態(tài)條件且為pnl節(jié)點(diǎn)提供放電路徑，直到輸入Clk_in信號(hào)傳播到輸出端且切斷反饋下拉NFET 105為止。如圖3中所展示，pnl節(jié)點(diǎn)電壓可在復(fù)原為邏輯1之前瞬間降落。pnl節(jié)點(diǎn)處的電壓降落導(dǎo)致在芯片的低電壓操作下的功能故障。CGC不限于使用有效低鎖存器。舉例來(lái)說(shuō)，圖4為在輸出端處使用有效高鎖存器及 OR門的常規(guī)CGC 400的說(shuō)明。CGC 400基本上為雙重CGC 100。潛在的功能故障可在pnl 節(jié)點(diǎn)的過(guò)早充電發(fā)生(與圖1的CGC 100的過(guò)早放電問題相反)時(shí)在圖400的基于有效高鎖存器的CGC 200中的較慢Clk_in轉(zhuǎn)變期間發(fā)生。提防上文所描述的功能故障的現(xiàn)有技術(shù)解決方案包括超裕度設(shè)計(jì)時(shí)鐘樹以維持低電壓操作期間的良好邊沿速率或減慢許多制造部件。然而，超裕度設(shè)計(jì)時(shí)鐘樹是以燃燒更多動(dòng)態(tài)功率及較短電池壽命為代價(jià)而進(jìn)行的。另一解決方案是擴(kuò)大CGC的輸出邏輯的規(guī)模以將輸入時(shí)鐘信號(hào)快速傳播到輸出節(jié)點(diǎn)。按照慣例在用于通用時(shí)鐘門控的工業(yè)中遵循此方法，但其代價(jià)為增加輸出邏輯所需的面積，從而燃燒由增加的面積引起的更多動(dòng)態(tài)功率。 此外，所述擴(kuò)大輸出邏輯的規(guī)模還增加啟用邏輯的設(shè)置時(shí)間，這通常為對(duì)于任何高性能系統(tǒng)(例如，處理器及DSP核心)的重要約束。

發(fā)明內(nèi)容
本發(fā)明的各種實(shí)施例將防護(hù)電路添加到常規(guī)CGC架構(gòu)，所述防護(hù)電路防止輸出邏輯門的輸入節(jié)點(diǎn)(例如，圖1及圖2的pnl)過(guò)早放電。在一個(gè)實(shí)例實(shí)施例中，將額外晶體管放置于所述輸出邏輯門的所述輸入節(jié)點(diǎn)與接地之間。將與啟用電路連通的反相器放置于所述額外晶體管的柵極處。當(dāng)所述CGC經(jīng)啟用且正接收上升時(shí)鐘邊沿時(shí)，所述輸出邏輯門的所述輸入節(jié)點(diǎn)未放電。所述布置可防止所述CGC的操作模式中的故障。在另一實(shí)例中，所述常規(guī)CGC架構(gòu)的反饋回路經(jīng)修改以使得其不包括NAND門的輸出，而是包括從所述NAND門的輸入節(jié)點(diǎn)取得的反相信號(hào)。還將額外晶體管添加到所述反饋回路。新反饋布置使所述NAND門的所述輸入節(jié)點(diǎn)避免在緩慢上升邊沿期間放電。在另外其它實(shí)例中，實(shí)施例還將防護(hù)電路添加到基于有效高鎖存器的CGC以防止輸入節(jié)點(diǎn)(例如， 圖4的pnl)的過(guò)早充電。各種實(shí)施例減小或消除功能故障的范圍，即使在較低電壓操作下也是如此。一些實(shí)施例還抑制內(nèi)部節(jié)點(diǎn)中的大量噪聲，所述噪聲可能在其它相鄰電路中以其它方式引發(fā)故障。一些實(shí)施例的其它益處包括實(shí)質(zhì)功率節(jié)省以及經(jīng)改進(jìn)的時(shí)序。因此，一些實(shí)施例可在較高全局頻率下操作及/或允許給定CGC驅(qū)動(dòng)較大負(fù)載。前述內(nèi)容已相當(dāng)廣泛地概述了本發(fā)明的特征及技術(shù)優(yōu)點(diǎn)，以便可更好地理解以下具體實(shí)施方式
。下文將描述形成本發(fā)明的權(quán)利要求書的標(biāo)的物的額外特征及優(yōu)點(diǎn)。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，所揭示的概念及特定實(shí)施例可易于用作修改或設(shè)計(jì)用于執(zhí)行本發(fā)明的相同目的的其它結(jié)構(gòu)的基礎(chǔ)。所屬領(lǐng)域的技術(shù)人員還應(yīng)認(rèn)識(shí)到，所述等效構(gòu)造并不偏離如在所附權(quán)利要求書中闡述的本發(fā)明的技術(shù)。當(dāng)結(jié)合附圖考慮時(shí)，將從以下描述更好地理解認(rèn)為是本發(fā)明所特有的新穎特征(關(guān)于其組織及操作方法兩者)連同其它目標(biāo)及優(yōu)點(diǎn)。 然而，應(yīng)明確理解，僅出于說(shuō)明及描述的目的而提供所述圖式中的每一者，且其并不希望作為本發(fā)明的限制的定義。


為了更完整地理解本發(fā)明，現(xiàn)參考結(jié)合附圖進(jìn)行的以下描述。圖1為常規(guī)時(shí)鐘門控單元的說(shuō)明。圖2為圖1的CGC的更詳細(xì)視圖的說(shuō)明。圖3說(shuō)明在特定操作模式期間圖1的CGC的關(guān)鍵節(jié)點(diǎn)的模擬時(shí)序圖。圖4為在輸出端處使用有效高鎖存器及OR門的常規(guī)CGC的說(shuō)明。圖5為展示可有利地使用本發(fā)明的實(shí)施例的示范性無(wú)線通信系統(tǒng)的框圖。圖6為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC的說(shuō)明。圖7為圖6的CGC的模擬時(shí)序圖，且其展示其中的關(guān)鍵節(jié)點(diǎn)的電壓。圖8為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC的說(shuō)明。
圖9說(shuō)明在一些操作期間圖1的CGC的關(guān)鍵節(jié)點(diǎn)的模擬時(shí)序圖。圖10為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC的說(shuō)明。圖11為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC的說(shuō)明。圖12為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性過(guò)程的說(shuō)明。
具體實(shí)施例方式圖5展示可有利地使用本發(fā)明的實(shí)施例的示范性無(wú)線通信系統(tǒng)500。出于說(shuō)明的目的，圖5展示三個(gè)遠(yuǎn)程單元520、530及MO以及兩個(gè)基站550、560。將認(rèn)識(shí)到，常規(guī)無(wú)線通信系統(tǒng)可具有更多的遠(yuǎn)程單元及基站。遠(yuǎn)程單元520、530及540可包括多種時(shí)鐘門控單元中的任一者。遠(yuǎn)程單元520、530及540還可包括多種其它組件中的任一者，例如模/數(shù)轉(zhuǎn)換器(ADC)、數(shù)/模轉(zhuǎn)換器(DAC)、處理器、德耳塔-西格瑪數(shù)據(jù)轉(zhuǎn)換器及其類似者。本發(fā)明的實(shí)施例可用于各種組件中，且尤其用于同步電路(例如處理器、DAC、ADC及其類似者) 中。圖5展示從基站550、560到遠(yuǎn)程單元520、530及MO的前向鏈路信號(hào)580及從遠(yuǎn)程單元520、530及540到基站550、560的反向鏈路信號(hào)590。大體來(lái)說(shuō)，遠(yuǎn)程單元可包括蜂窩電話、手持式個(gè)人通信系統(tǒng)(PCQ單元、例如個(gè)人數(shù)據(jù)助理等便攜式數(shù)據(jù)單元、例如儀表讀取設(shè)備等固定位置數(shù)據(jù)單元及/或其類似者。在圖5中，遠(yuǎn)程單元520經(jīng)展示為移動(dòng)電話，遠(yuǎn)程單元530經(jīng)展示為便攜式計(jì)算機(jī)，且遠(yuǎn)程單元540經(jīng)展示為無(wú)線本地回路系統(tǒng)中的固定位置遠(yuǎn)程單元?；?50、560可為多種無(wú)線基站中的任一者，包括(例如)蜂窩式電話基站、無(wú)線網(wǎng)絡(luò)接入點(diǎn)(例如，符合IEEE 802.11 的接入點(diǎn))及其類似者。盡管圖5說(shuō)明根據(jù)本發(fā)明的教示的遠(yuǎn)程單元，但本發(fā)明不限于這些示范性所說(shuō)明單元。圖6為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC 600的說(shuō)明。CGC 600具有類似于CGC 100的架構(gòu)的架構(gòu)，但CGC 600添加有防止pnl節(jié)點(diǎn)在緩慢上升時(shí)鐘邊沿期間放電的電路601。額外電路601包括最小尺寸的反相器602，所述反相器驅(qū)動(dòng)pnl節(jié)點(diǎn)的下拉堆疊中的NFET 603。在此實(shí)例實(shí)施例中，“最小尺寸”指代具有約120nm的寬度的反相器； 然而，并非如此限制實(shí)施例的范圍，因?yàn)榻o定應(yīng)用可使用任何合適尺寸的反相器。圖7為(圖6的)CGC 600的模擬時(shí)序圖，且其展示其中的關(guān)鍵節(jié)點(diǎn)的電壓。在鎖存器的透明階段期間，最初將pnl節(jié)點(diǎn)設(shè)定為邏輯1。在此條件下，CGC 600僅將輸入Clk_ in信號(hào)傳遞到輸出Clk。而且，最初，Clk_in信號(hào)處于邏輯0，因此pn2節(jié)點(diǎn)處于邏輯1。即使對(duì)于緩慢上升的輸入Clk_in信號(hào)，在內(nèi)部緩沖的Clk_net節(jié)點(diǎn)也快速升高 (在Clk_in中途上升到Vdcl/2之前)，且接通pnl節(jié)點(diǎn)的下拉NFET 604。當(dāng)pnl節(jié)點(diǎn)處于邏輯1時(shí)，反相器602及反饋NFET 603停止pnl節(jié)點(diǎn)的放電。換句話說(shuō)，當(dāng)啟用CGC 600 時(shí)，電路601使節(jié)點(diǎn)pnl避免放電。因此，pnl節(jié)點(diǎn)并未展現(xiàn)過(guò)早的電壓降落。圖6的實(shí)施例的一個(gè)優(yōu)點(diǎn)為其允許對(duì)輸出邏輯門607進(jìn)行一定程度的尺寸縮減， 這減小Clk_in的電容負(fù)載，進(jìn)而整體減小CGC 600的動(dòng)態(tài)切換功率。通過(guò)一個(gè)估計(jì)，輸出邏輯門607可經(jīng)尺寸縮減多達(dá)百分之四十。因此，所提議的設(shè)計(jì)還補(bǔ)償pnl節(jié)點(diǎn)的歸因于額外(最小尺寸)反相器602連接引起的任何增加的電容負(fù)載。CGC 600的設(shè)計(jì)有助于減少對(duì)低電壓操作的功能可靠性關(guān)注，進(jìn)而使低電壓操作為可能的。在低電壓操作可用的情況下，給定芯片的功率消耗及電池壽命可得以有效地增強(qiáng)。此外，對(duì)于同一電壓，各種實(shí)施例允許使用較大的扇出負(fù)載，進(jìn)而減少大系統(tǒng)中的CGC的總數(shù)目，從而節(jié)省實(shí)質(zhì)面積及功
率耗散。圖8為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC 800的說(shuō)明。CGC 800包括額外PMOS晶體管802及反相器801。CGC 800的架構(gòu)還具有尤其包括來(lái)自反相器801的輸出 (在此情況下為節(jié)點(diǎn)PM)及額外PMOS晶體管802的反饋回路。在鎖存器的有效階段期間， Clk_in處于邏輯0，且由“en”邏輯經(jīng)由傳輸門804來(lái)驅(qū)動(dòng)pnl節(jié)點(diǎn)。當(dāng)Clk_in處于邏輯1 時(shí)，傳輸門804為斷開的，且通過(guò)上拉電路(其包括裝置802及80 或下拉電路(其包括裝置806及807)來(lái)驅(qū)動(dòng)pnl節(jié)點(diǎn)。在CGC 800中，反饋裝置802及807各自由反相器輸出而非由NAND 803的輸出驅(qū)動(dòng)。在CGC 800的配置中，當(dāng)Clk_in從邏輯0轉(zhuǎn)變?yōu)檫壿?時(shí)，只要節(jié)點(diǎn)pnl的狀態(tài)得以維持，節(jié)點(diǎn)pn2便不改變其狀態(tài)。具體地說(shuō)，反相器801及由裝置802及805到807形成的反相器充當(dāng)交叉耦合反相器電路，其中一個(gè)反相器將節(jié)點(diǎn)pnl作為輸入且將節(jié)點(diǎn)pn2作為輸出，而另一反相器將節(jié)點(diǎn)pn2作為輸入且將節(jié)點(diǎn)pnl作為輸出。在鎖存器的狀態(tài)保持階段中(當(dāng)Clk_in處于邏輯1時(shí))，交叉耦合反相器起作用以保留節(jié)點(diǎn)pnl及pn2的狀態(tài)， 從而防止在Clk_in轉(zhuǎn)變期間節(jié)點(diǎn)pnl的過(guò)早充電或放電。在有效階段中(當(dāng)Clk_in處于邏輯0時(shí))，斷開反饋回路以允許數(shù)據(jù)經(jīng)由鎖存器傳播，且不保留pnl及pn2的狀態(tài)。類似于(圖6的)CGC 600，CGC 800允許使用經(jīng)尺寸縮減的輸出邏輯門803。圖6及圖8的實(shí)施例還保護(hù)免于可在經(jīng)由CGC傳遞下降時(shí)鐘邊沿時(shí)出現(xiàn)的另一故障模式。圖9為展示可出現(xiàn)于常規(guī)CGC(例如圖1及圖2中所展示的CGC)中的故障模式的模擬時(shí)序圖。圖9展示在Clk_in以緩慢的轉(zhuǎn)變速率下降時(shí)，Clk_net在短時(shí)間之后跟隨Clk，且節(jié)點(diǎn)pn2從邏輯0緩慢改變?yōu)檫壿?。在轉(zhuǎn)變期間，當(dāng)下拉堆疊中的晶體管104 及106(圖幻均接通時(shí)存在時(shí)序窗，進(jìn)而使節(jié)點(diǎn)pnl放電。(圖6的)CGC 600通過(guò)使用額外晶體管603切斷放電路徑來(lái)防止節(jié)點(diǎn)pnl的放電，在操作期間額外晶體管603保持?jǐn)嚅_。 (圖8的)CGC 800通過(guò)使用反相器801切斷放電路徑從而將下拉裝置807驅(qū)動(dòng)到斷開狀態(tài)來(lái)以類似方式防止節(jié)點(diǎn)pnl的放電。上文所描述的圖6及圖8的實(shí)施例包括供在基于有效低鎖存器的CGC中使用的解決方案。實(shí)施例的范圍還包括供在基于有效高鎖存器的CGC(其通常經(jīng)描述為雙重基于有效低鎖存器的CGC)中使用的解決方案。圖10為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性 CGC 1000的說(shuō)明。系統(tǒng)1000為圖6的實(shí)施例的基于有效高鎖存器的等效物。大體來(lái)說(shuō)， CGC 1000防止晶體管1003及1005對(duì)節(jié)點(diǎn)pnl過(guò)早地進(jìn)行充電。在下降時(shí)鐘邊沿期間，節(jié)點(diǎn)pnl及pn2均開始于邏輯0。當(dāng)節(jié)點(diǎn)pn2處于邏輯0時(shí)，晶體管1003為接通的。當(dāng)Clk_ in開始下降時(shí)，在到晶體管1005的輸入處的經(jīng)內(nèi)部緩沖的信號(hào)比節(jié)點(diǎn)pnl或pn2快得多地轉(zhuǎn)為邏輯0，進(jìn)而在節(jié)點(diǎn)pnl及pn2改變之前接通晶體管1005。防護(hù)電路1001包括反相器1002及晶體管1004。只要節(jié)點(diǎn)pnl保持于邏輯0，反相器1002的輸出便為邏輯1，其斷開晶體管1004。由于晶體管1004與晶體管1003及1005 串聯(lián)，因此在緩慢下降的時(shí)鐘邊沿期間節(jié)點(diǎn)pnl不被過(guò)早地充電到Vdd。應(yīng)注意，對(duì)于基于有效高鎖存器的CGC(例如CGC 1000)來(lái)說(shuō)，其啟用邏輯通常也為雙重基于有效低鎖存器的CGC的啟用邏輯。舉例來(lái)說(shuō)，可在圖10及圖11中所展示的實(shí)施例中使用的一種類型的啟用邏輯包括NOR門。
圖11為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性CGC 1100的說(shuō)明。系統(tǒng)1100為圖 8的實(shí)施例的基于有效高鎖存器的等效物。系統(tǒng)1100使用交叉耦合反相器結(jié)構(gòu)以在Clk_ in從1下降到0時(shí)保留節(jié)點(diǎn)pnl及pn2的狀態(tài)。當(dāng)Clk_in從邏輯1轉(zhuǎn)變?yōu)檫壿?時(shí)，只要節(jié)點(diǎn)pnl的狀態(tài)得以維持，節(jié)點(diǎn)pn2便不改變其狀態(tài)。具體地說(shuō)，反相器1101及由裝置 1102及1105到1107形成的反相器充當(dāng)交叉耦合反相器電路。在鎖存器的狀態(tài)保持階段中(當(dāng)Clk_in處于邏輯0時(shí))，交叉耦合反相器起作用以保留節(jié)點(diǎn)pnl及pn2的狀態(tài)。在 CGC 1100中，通過(guò)防止在Clk_in轉(zhuǎn)變期間的過(guò)早充電或放電來(lái)保留節(jié)點(diǎn)pnl的狀態(tài)。在有效階段中(當(dāng)Clk_in處于邏輯1時(shí))，反饋回路因?yàn)檠b置1102及1106斷開而斷開以允許數(shù)據(jù)經(jīng)由鎖存器傳播。本發(fā)明的各種實(shí)施例提供勝于現(xiàn)有技術(shù)的優(yōu)點(diǎn)。舉例來(lái)說(shuō)，相對(duì)于圖1及圖2的現(xiàn)有技術(shù)系統(tǒng)，可使用圖6、圖8、圖10及圖11的系統(tǒng)實(shí)現(xiàn)顯著功率節(jié)省。在一些實(shí)施例中，所提議的額外電路可增加可在輸出邏輯中實(shí)現(xiàn)以減小Clk路徑的電容負(fù)載的尺寸縮減的程度。此外，輸入電路上的經(jīng)減小的電容負(fù)載還可改進(jìn)啟用邏輯的設(shè)置時(shí)間。隨著設(shè)置時(shí)間減少，工程師的選項(xiàng)增加，因?yàn)榭蛇x擇較高頻率的時(shí)鐘來(lái)用于系統(tǒng)中。本發(fā)明的一些實(shí)施例包括用于改進(jìn)式CGC的使用的方法。在一個(gè)實(shí)例中，通過(guò)包括一個(gè)或一個(gè)以上CGC(例如(圖6的)CGC 600或(圖8的)CGC 800)的芯片來(lái)執(zhí)行所述方法。圖12為根據(jù)本發(fā)明的一個(gè)實(shí)施例改編的示范性過(guò)程1200的說(shuō)明。在框1201中，通過(guò)斷言啟用邏輯來(lái)啟用時(shí)鐘門控單元。在許多實(shí)施例中，存在兩個(gè)或兩個(gè)以上啟用輸入，例如時(shí)鐘啟用及測(cè)試啟用。然而，實(shí)施例的范圍并不受啟用輸入的數(shù)目限制。在框1202中，在時(shí)鐘輸入處施加具有邊沿的時(shí)鐘信號(hào)。所述邊沿可為下降邊沿或上升邊沿，且時(shí)鐘信號(hào)將通常包括上升邊沿及下降邊沿的交替模式。由于CGC經(jīng)啟用，因此應(yīng)將輸入時(shí)鐘信號(hào)傳播經(jīng)由CGC且傳播到其它電路中。在框1203中，防護(hù)電路防止輸出邏輯電路的輸入節(jié)點(diǎn)在時(shí)鐘邊沿期間過(guò)早放電或充電。舉例來(lái)說(shuō)，圖6及圖8的CGC兩者均防止下拉晶體管過(guò)早地使節(jié)點(diǎn)pnl (其為輸出 NAND門的一個(gè)輸入節(jié)點(diǎn))放電。此外，圖10及圖11的CGC防止上拉晶體管過(guò)早地對(duì)節(jié)點(diǎn) pnl進(jìn)行充電。盡管過(guò)程1200被展示為一系列離散步驟，但實(shí)施例的范圍并非受到如此限制。各種實(shí)施例可添加、省略、修改或重新布置一個(gè)或一個(gè)以上框。舉例來(lái)說(shuō)，一些實(shí)施例可以每一時(shí)鐘周期或甚至以時(shí)鐘的每一邊沿來(lái)重復(fù)框1202到1203。此外，一些實(shí)施例包括將時(shí)鐘信號(hào)傳播到各種計(jì)算電路，進(jìn)而允許那些計(jì)算電路處于操作模式中。盡管已闡述了特定電路，但所屬領(lǐng)域的技術(shù)人員將了解，實(shí)踐本發(fā)明并非需要所有所揭示的電路。此外，尚未描述某些眾所周知的電路以維持集中于本發(fā)明。類似地，盡管描述在某些位置中提及邏輯“0”及邏輯“ 1 ”，但所屬領(lǐng)域的技術(shù)人員了解，可在不影響本發(fā)明的操作的情況下切換邏輯值，同時(shí)相應(yīng)地調(diào)整電路的剩余部分。盡管已詳細(xì)描述了本發(fā)明及其優(yōu)點(diǎn)，但應(yīng)理解，可在不脫離如所附權(quán)利要求書所界定的本發(fā)明的技術(shù)的情況下在其中進(jìn)行各種改變、替代及變更。此外，本申請(qǐng)案的范圍不希望被限定于說(shuō)明書中所描述的過(guò)程、機(jī)器、制造、物質(zhì)組成、手段、方法及步驟的特定實(shí)施例。如所屬領(lǐng)域的技術(shù)人員將容易從本發(fā)明中了解，可根據(jù)本發(fā)明利用目前現(xiàn)存或稍后將開發(fā)的執(zhí)行與本文中所描述的對(duì)應(yīng)實(shí)施例大體上相同的功能或?qū)崿F(xiàn)與其大體上相同的結(jié)果的過(guò)程、機(jī)器、制造、物質(zhì)組成、手段、方法或步驟。因此，所附權(quán)利要求書既定在其范圍內(nèi)包括所述過(guò)程、機(jī)器、制造、物質(zhì)組成、手段、方法或步驟。
權(quán)利要求
1.一種時(shí)鐘門控單元，其包含與啟用邏輯及輸出邏輯電路連通的鎖存器，其中所述鎖存器包括第一電路，其位于所述輸出邏輯電路的輸入節(jié)點(diǎn)處且與系統(tǒng)電源及接地中的一者或一者以上連通；及防護(hù)電路，其防止所述第一電路在時(shí)鐘邊沿期間對(duì)所述輸出邏輯電路輸入節(jié)點(diǎn)的過(guò)早電壓改變。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述第一電路包含選自由以下各項(xiàng)組成的列表的項(xiàng)目下拉電路；及上拉電路。
3.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述過(guò)早電壓改變包含選自由以下各項(xiàng)組成的列表的項(xiàng)目充電；及放電。
4.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述防護(hù)電路包含反相器，其位于所述輸出邏輯電路輸入節(jié)點(diǎn)與所述第一電路之間且在時(shí)鐘邊沿期間被斷開。
5.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述第一電路處于反饋回路中，所述反饋回路包括所述輸出邏輯電路的輸入節(jié)點(diǎn)。
6.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述反饋回路包括交叉耦合反相器結(jié)構(gòu)，所述交叉耦合反相器結(jié)構(gòu)保留所述輸出邏輯電路的所述輸入節(jié)點(diǎn)及控制所述第一電路中的裝置的狀態(tài)的節(jié)點(diǎn)的狀態(tài)。
7.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其進(jìn)一步包含時(shí)鐘輸入，隨后為一個(gè)或一個(gè)以上反相器，所述一個(gè)或一個(gè)以上反相器將時(shí)鐘輸入信號(hào)傳播到所述第一電路中的晶體管的控制端子，其中所述晶體管的所述控制端子處的電壓在所述時(shí)鐘輸入信號(hào)達(dá)到電平 Vdd/2之前改變?yōu)榻油ㄋ鼍w管的邏輯值，其中Vdd為所述時(shí)鐘門控單元的系統(tǒng)電壓。
8.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述鎖存器包含選自由以下各項(xiàng)組成的列表的項(xiàng)目有效低鎖存器；及有效高鎖存器。
9.根據(jù)權(quán)利要求1所述的時(shí)鐘門控單元，其中所述輸出邏輯電路包含選自由以下各項(xiàng)組成的列表的項(xiàng)目AND門；及OR門。
10.根據(jù)權(quán)利要求9所述的時(shí)鐘門控單元，其中所述AND門包括NAND門，所述NAND門的輸出被饋送到反相器。
11.根據(jù)權(quán)利要求9所述的時(shí)鐘門控單元，其中所述OR門包括NOR門，所述NOR門的輸出被饋送到反相器。
12.一種用于操作時(shí)鐘門控單元的方法，所述時(shí)鐘門控單元包括啟用控制邏輯輸入、時(shí)鐘輸入、輸出邏輯門、位于所述輸出邏輯門的輸入節(jié)點(diǎn)處且與系統(tǒng)電源及接地中的一者或一者以上連通的第一電路及與所述第一電路連通的防護(hù)電路，所述方法包含使用所述啟用控制邏輯來(lái)啟用所述時(shí)鐘門控單元；在所述時(shí)鐘輸入處施加具有邊沿的時(shí)鐘輸入信號(hào)；及使用所述防護(hù)電路來(lái)防止所述第一電路在所述時(shí)鐘輸入信號(hào)的所述邊沿期間過(guò)早地改變所述輸出邏輯門的所述輸入節(jié)點(diǎn)的電壓電平。
13.根據(jù)權(quán)利要求12所述的方法，其中所述防護(hù)電路防止所述第一電路過(guò)早地對(duì)所述輸出邏輯門的所述輸入節(jié)點(diǎn)進(jìn)行充電。
14.根據(jù)權(quán)利要求12所述的方法，其中所述防護(hù)電路防止所述第一電路過(guò)早地使所述輸出邏輯門的所述輸入節(jié)點(diǎn)放電。
15.根據(jù)權(quán)利要求12所述的方法，其進(jìn)一步包含將所述時(shí)鐘信號(hào)從所述時(shí)鐘門控單元傳播到一個(gè)或一個(gè)以上計(jì)算電路。
16.根據(jù)權(quán)利要求12所述的方法，其中施加時(shí)鐘輸入信號(hào)包含在所述時(shí)鐘輸入處施加包括交替的上升邊沿及下降邊沿的信號(hào)。
17.—種時(shí)鐘門控單元，其包含鎖存器，其與啟用邏輯連通；時(shí)鐘輸入，其與所述鎖存器連通且與輸出邏輯電路的第一輸入節(jié)點(diǎn)連通，所述輸出邏輯電路包括與所述鎖存器中的第一電路連通的第二輸入節(jié)點(diǎn)，所述第一電路與系統(tǒng)電源及接地中的一者或一者以上連通；及防護(hù)電路，其與所述第二輸入節(jié)點(diǎn)連通，防止所述第一電路在時(shí)鐘信號(hào)的邊沿期間過(guò)早地改變所述第二輸入節(jié)點(diǎn)的電壓電平，所述時(shí)鐘信號(hào)是在所述時(shí)鐘輸入處接收的。
18.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述防護(hù)電路防止所述第一電路過(guò)早地對(duì)所述第二輸入節(jié)點(diǎn)進(jìn)行充電。
19.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述防護(hù)電路防止所述第一電路過(guò)早地使所述第二輸入節(jié)點(diǎn)放電。
20.根據(jù)權(quán)利要求14所述的時(shí)鐘門控單元，其中所述防護(hù)電路包含反相器，其經(jīng)布置以使得所述反相器的輸入處于所述第二輸入節(jié)點(diǎn)處，且所述反相器的輸出處于所述第一電路中的晶體管的控制端子處。
21.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述輸出邏輯電路的輸出處于具有下拉電路或上拉電路的反饋回路中。
22.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述第二輸入節(jié)點(diǎn)對(duì)反相器進(jìn)行饋送，所述反相器的所述輸出控制所述第一電路中的一個(gè)或一個(gè)以上晶體管，且 其中所述反相器及所述第一電路形成交叉耦合反相器結(jié)構(gòu)，所述交叉耦合反相器結(jié)構(gòu)在所述時(shí)鐘信號(hào)的所述邊沿期間保留所述第二輸入節(jié)點(diǎn)的狀態(tài)。
23.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中在所述啟用邏輯啟用所述時(shí)鐘門控單元時(shí)，所述輸出邏輯電路傳播反相時(shí)鐘信號(hào)。
24.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述輸出邏輯電路包含NAND門，所述時(shí)鐘門控單元進(jìn)一步包含跟隨所述NAND門之后的反相器。
25.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述輸出邏輯電路包含NOR門，所述時(shí)鐘門控單元進(jìn)一步包含跟隨所述NOR門之后的反相器。
26.根據(jù)權(quán)利要求17所述的時(shí)鐘門控單元，其中所述第一電路包含 一系列晶體管，其與接地及系統(tǒng)電源連通，所述第二輸入節(jié)點(diǎn)布置于所述系列晶體管內(nèi)。
全文摘要
本發(fā)明提供一種時(shí)鐘門控單元，其包含與輸入啟用邏輯及輸出邏輯電路連通的鎖存器，其中所述鎖存器包括位于所述輸出邏輯電路的輸入節(jié)點(diǎn)處的上拉電路及/或下拉電路，以及在啟用所述時(shí)鐘門控單元時(shí)防止所述上拉電路及/或所述下拉電路對(duì)所述輸出邏輯電路輸入節(jié)點(diǎn)過(guò)早充電或放電的電路。
文檔編號(hào)H03K3/356GK102204096SQ200980143452
公開日2011年9月28日 申請(qǐng)日期2009年10月29日 優(yōu)先權(quán)日2008年10月30日
發(fā)明者伐魯恩·維爾馬, 普拉亞格·B·帕特爾, 阿尼梅什·達(dá)塔, 馬丁·圣勞倫特 申請(qǐng)人:高通股份有限公司