專利名稱：脈沖時鐘產(chǎn)生電路、集成電路與產(chǎn)生脈沖時鐘信號的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種提供改良式時鐘電路與方法，用以提供集成電路元件中脈沖閂鎖 電路所需的脈沖時鐘信號。本發(fā)明的優(yōu)點在于電路在既定工作周期中提供脈沖時鐘信號， 而脈沖時鐘信號會被定期監(jiān)測與自動調(diào)整由溫度、工藝與負(fù)載所導(dǎo)致的變異。
背景技術(shù)：
在半導(dǎo)體工藝中的電子電路，特別是對電子電路所制成的集成電路而言，通常會 需要存儲元件如暫存器，而常使用所謂的邊緣觸發(fā)暫存器(edgetriggered registers), 正反器(flip flops)。在這些電路中，多對閂鎖元件是以背對背的方式串聯(lián)耦接，且由固 定工作周期時鐘進(jìn)行時鐘控制，在時鐘信號上升緣開啟(open)前閂鎖，而第二栓鎖在反向 時鐘信號的上升緣期間則開啟用以提供輸出信號的，此結(jié)果導(dǎo)致邊緣觸發(fā)暫存器在每個 時鐘周期的大部分時間都能具有穩(wěn)定的輸出，使得輸出時鐘暫存器的組合邏輯在使用上 極為容易，如同在邏輯電路的關(guān)鍵路徑(critical path)中，大多時鐘周期都能很信賴地 (reliably)使用輸出信號“Q”或輸出信號“Q”的反相輸出信號“Q_”，而沒有任何時序問題。然而，邊緣觸發(fā)暫存正反器(edge triggered flip flop register)需要許多晶 體管并且消耗大量的硅面積和功率。功率損耗(power consumption)問題更加嚴(yán)重是在于 即使輸入級沒有改變時(例如在暫存器未被系統(tǒng)使用時)，仍有功率的損耗。每次時鐘邊緣 抵達(dá)，在電路中的晶體管就會狀態(tài)改變因而使用電力，即使是在輸入信號穩(wěn)定及/或輸出 信號未被使用下的周期也是這樣的情況。在集成電路中，有許多用來減少功率損耗的方法被提出。時鐘門控(clockgating) 技術(shù)用以提供時鐘信號到部分集成電路(或是其他電路)，當(dāng)電路沒有在使用的情況下時 鐘信號不允許轉(zhuǎn)變，此時鐘被使能信號(enable signal)所門控。此方法可以保存電力但 需要增加額外的邏輯電路、控制電路和信號繞線(signal routing)，以便產(chǎn)生門控時鐘信 號，并將門控時鐘信號路由(route)至?xí)捍嫫鞯穆窂絹砣〈鷷r鐘信號。另外一個方法是建立電源門控(power gating)電路。電源門控電路包括邏輯電路 與控制電路，用以在部分集成電路(尤其是暫存元件)未被使用時，移除其電源信號。此方 法仍需增加額外的邏輯電路、控制電路且需將多種信號路由(route)到部分集成電路。電 源門控技術(shù)優(yōu)于時鐘門控技術(shù)之處在于電源門控技術(shù)節(jié)省了動態(tài)電源(由于時鐘切換所 損耗的電源)與待命或靜態(tài)電源(在沒有時鐘切換下為了保持暫存器狀態(tài)而損耗的電源) 的損耗。一些其他已知方法是用頻率補償(frequency compensation)來降低動態(tài)電源損 耗。在此方法用以減少時鐘信號的頻率，當(dāng)允許在一時間間隔內(nèi)減少切換周期的數(shù)量時，時 鐘信號的頻率會被降低，借此減少動態(tài)電源的損耗，此方法同樣需增加額外的控制與邏輯 電路。在一些電路中，可以借由稍微降低部分電路的正電源(positive supply)的電壓 電平(voltage level)，以減少電源損耗。然而，此方法必然增加電路與繞線通道(routingchannels)和降低電路的信號容限(signal margins)，因而對設(shè)計工藝上會產(chǎn)生額外限制 或風(fēng)險。最近，使用“脈沖閂鎖(pulsed latch)”電路取代用以存儲的暫存器電路，在減 少功率損耗的方面，有了突破性的進(jìn)展。在此方法中，脈沖閂鎖電路幾乎只需暫存正反 器(registered flip flop) 一半的晶體管數(shù)量及硅面積，而脈沖閂鎖電路使用一個脈 沖時鐘信號來開啟和關(guān)閉閂鎖。借由減少脈沖時鐘信號的工作周期，時鐘輸入信號會在 時鐘周期的一部分時間內(nèi)進(jìn)行取樣，但時鐘周期的剩余時間內(nèi)，閂鎖會關(guān)閉并且輸出信 號保持不變。在2001年Tschanz等人所發(fā)表的文獻(xiàn)其標(biāo)題為“Comparative Delay and Energy of SingleEdge-Triggered and Dual Edge-Triggered Pulsed Flip-Flops for HighPerformance Microprocessors”，在此文獻(xiàn)比較多種脈沖時鐘閂鎖與正反器在能源使 用率(Power usage)與延遲特性之間的差異。Tschanz等人所發(fā)表的文獻(xiàn)中稱一種特別 的脈沖閂鎖電路為顯式脈沖混合靜態(tài)正反器(explicit pulsedclock static flip-flop or EP-SFF)，此在以省電(power savings)為優(yōu)先考量的應(yīng)用中表現(xiàn)突出。此外，脈沖時 鐘信號可以由許多脈沖閂鎖電路所共用，借此再進(jìn)一步地達(dá)到節(jié)省電源與節(jié)省面積(area savings)的功用。圖1為公知脈沖閂鎖電路的簡單電路圖，例如Tschanz的文獻(xiàn)中所提及的公知脈 沖閂鎖電路。在圖1中，輸入傳輸門包括晶體管麗1與MP1，當(dāng)脈沖時鐘信號PCLK開始作用 時，輸入傳輸門用以取樣或接收輸入數(shù)據(jù)D。如公知技術(shù)中所知，反相器15與16構(gòu)成一循 環(huán)閂鎖(recirculating latch)，上述循環(huán)閂鎖將數(shù)據(jù)循環(huán)(recirculate)在閂鎖里直到 數(shù)據(jù)被新傳入的數(shù)據(jù)所覆寫(overwritten)。輸出驅(qū)動反相器OUTB提供反相輸出信號Q_。反相器14根據(jù)與非門(NAND GATE)m的輸出，提供脈沖時鐘信號PCLK。反相器 Il 13與與非門m構(gòu)成一脈沖時鐘產(chǎn)生電路，在時鐘輸入信號CLK的下降緣時，脈沖時 鐘產(chǎn)生電路在脈沖時鐘信號PCLK_上產(chǎn)生一“零”脈沖(zero pulse)，而此零脈沖為反相器 11、12與13構(gòu)成的反相延遲鏈所產(chǎn)生延遲的寬度。因此，脈沖寬度可借由增加或減少延遲 線的長度來改變，但脈沖寬度仍會固定在所設(shè)計的延遲時間內(nèi)。舉例來說，工作溫度或工藝 變異效應(yīng)會導(dǎo)致的元件性能上發(fā)生變異，而此變異會改變所得到的延遲進(jìn)而影響脈沖時鐘 信號PCLK_&動作。如果在脈沖時鐘信號PCLK/PCLK_&高電平的部分太長，會使得閂鎖太早讀取 數(shù)據(jù)而導(dǎo)致閃過時序問題(flash through timing problem)，也就是說在計數(shù)器電路 或位移暫存器電路的脈沖閂鎖暫存器會略過一個時鐘周期導(dǎo)致錯誤操作(erroneous operation)。另一方面，如果脈沖(高電平部分)變得太短，脈沖閂鎖暫存器的輸入傳輸門 的晶體管Mm與MPl會開得不夠久，而無法改變內(nèi)部存儲值，因此輸入數(shù)據(jù)會流失而沒有被 讀取至丨J (captured)。圖2a、圖2b與圖2c為脈沖時鐘電路所使用的三種不同公知電路。這三種電路都會 根據(jù)一時變的時鐘輸入信號(time varying clock signal input)，輸出一脈沖時鐘信號。 傳統(tǒng)上，時變的時鐘輸入信號具有50%的工作周期，而脈沖時鐘信號有10-30%的工作周 期，也就是脈沖時鐘信號中工作周期的高電平部分短于工作周期的剩余部分(the rest) 0 圖2a為圖1中公知脈沖閂鎖電路所使用的電路。圖2b為脈沖產(chǎn)生電路的另一電路配置 (alternative circuitarrangement)，此脈沖時 中產(chǎn)生電路使用額夕卜的拉高(pull high)與拉降(pulldown)元件MP2與麗2來加強電路的性能。圖2c為脈沖時鐘產(chǎn)生電路的另一 電路配置，此脈沖時鐘電路類似于圖2a，但包括一掃描路徑輸入端SE，用以在測試或其他 掃描的操作時，對脈沖閂鎖電路進(jìn)行時鐘控制，此為本領(lǐng)域普通技術(shù)人員均了解的。圖2a、圖2b、圖2c中的公知脈沖時鐘產(chǎn)生電路是借由改變所使用的元件(例如晶 體管MPl與晶體管麗1)或所使用的反相器的數(shù)量與尺寸來設(shè)計不同延遲長度。然而，在 具有脈沖閂鎖電路的集成電路元件完成之后，溫度相依效應(yīng)或工藝相依效應(yīng)仍會出乎意外 地改變脈沖時鐘信號的脈沖寬度。脈沖寬度的改變會對電路的動作及/或制造廠的良率 (yield)有不好的影響。因此，需要一種脈沖時鐘產(chǎn)生電路與提供脈沖時鐘信號的方法，以便搭配脈沖閂 鎖電路使用。盡管有溫度變異與工藝相關(guān)電路變異，此脈沖時鐘信號仍會有穩(wěn)定的脈沖寬 度，并可適應(yīng)于環(huán)境的改變而調(diào)整，而此脈沖時鐘產(chǎn)生電路與方法仍相容于現(xiàn)有與未來制 作集成電路的半導(dǎo)體工藝。

發(fā)明內(nèi)容
本發(fā)明實施例解決或避開現(xiàn)有的問題以達(dá)到技術(shù)上的優(yōu)勢，而本發(fā)明實施例提供 一可變脈沖產(chǎn)生器以及一回饋控制回路，可變脈沖產(chǎn)生器根據(jù)一控制信號以及一時鐘輸入 信號，產(chǎn)生一脈沖時鐘信號，而回饋控制回路由脈沖監(jiān)控電路與脈沖寬度控制電路所構(gòu)成。 控制信號被調(diào)變，用以適應(yīng)性地調(diào)整脈沖時鐘信號，而回饋控制回路的動作將會持續(xù)地進(jìn) 行。在另外一個實施例中，回饋控制回路的電源會被關(guān)閉。本發(fā)明提供一種脈沖時鐘信號電路，包括一可變脈沖產(chǎn)生器，用以根據(jù)一時鐘輸 入信號，輸出一脈沖時鐘信號，可變脈沖產(chǎn)生器并接收一控制信號，且脈沖時鐘信號具有一 期望工作周期；一脈沖監(jiān)控電路，用以輸出一監(jiān)控輸出信號，監(jiān)控輸出信號對應(yīng)于時鐘輸入 信號與脈沖時鐘信號的一時序關(guān)系；以及一脈沖寬度控制電路，耦接脈沖監(jiān)控電路，用以接 收監(jiān)控輸出信號，并根據(jù)監(jiān)控輸出信號的模式，輸出上述控制信號。本發(fā)明也提供一種集成電路，包括一邏輯電路，用以執(zhí)行一使用者定義邏輯函數(shù)； 至少一脈沖閂鎖電路，耦接至邏輯電路，并用以根據(jù)一脈沖時鐘信號，存儲一數(shù)值；一脈沖 時鐘產(chǎn)生電路，用以根據(jù)一時鐘輸入信號，輸出脈沖時鐘信號，并使用一回饋控制回路適應(yīng) 性地補償脈沖時鐘信號，以便維持一期望工作周期，回饋控制回路包括一脈沖監(jiān)控電路，用 以輸出一監(jiān)控輸出信號，以及一脈沖寬度控制電路，用以根據(jù)監(jiān)控輸出信號，控制脈沖時鐘 信號的脈沖寬度。本發(fā)明也提供一種產(chǎn)生脈沖時鐘信號的方法，包括接收一時鐘輸入信號；根據(jù)上 述時鐘輸入信號，輸出一脈沖時鐘信號，脈沖時鐘信號具有對應(yīng)于一控制信號的一脈沖寬 度；形成多個延遲脈沖時鐘信號；根據(jù)延遲脈沖時鐘信號，取樣時鐘輸入信號，用以產(chǎn)生一 監(jiān)控輸出信號；比較監(jiān)控輸出信號與一期望監(jiān)控輸出信號；以及若監(jiān)控輸出信號與期望監(jiān) 控輸出信號不匹配，則調(diào)整控制信號。本發(fā)明的優(yōu)點在于電路在既定工作周期中提供脈沖時鐘信號，而脈沖時鐘信號會 被定期監(jiān)測與自動調(diào)整由溫度、工藝與負(fù)載所導(dǎo)致的變異。為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實 施例，并配合所附附圖，作詳細(xì)說明如下


圖1為公知脈沖閂鎖電路的簡單電路圖。
圖2a為公知脈沖時鐘電路。
圖2b為另一公知脈沖時鐘電路。
圖2c為另一公知脈沖產(chǎn)生電路。
圖3是本發(fā)明的脈沖時鐘產(chǎn)生電路的一實施例。
圖4為脈沖感測電路的一實施例。
圖5是圖3脈沖監(jiān)控電路的一實施例。
圖6為脈沖監(jiān)控電路的操作時序圖。
圖7為脈沖監(jiān)控電路的另一實施例。
圖8為圖7的脈沖監(jiān)控電路的操作時序圖。
圖9為產(chǎn)生脈沖時鐘信號的方法的流程圖。
圖10為集成電路的簡單方框圖。
其中，附圖標(biāo)記說明如下
PCLK、PCLK_ 脈沖時鐘信號
CLK、CLK_ 時鐘輸入信號
CLKU CLK2 時鐘信號
MNl MN3、MP1 MP3 晶體管
Il 16,45 反相器
OUTB 輸出驅(qū)動反相器
Nl與非門
RST 重置控制信號
PGl 可變脈沖產(chǎn)生器
PG2 第二脈沖產(chǎn)生器
DEL1、DEL2、DEL3、DEL4 延遲元件
outl、out2、out3、out4 輸出信號
pclkl、pclk2、pclk3、pclk4 延遲脈沖時鐘信號
SD1、SD2 最短路徑延遲
D 輸入數(shù)據(jù)
Q_反相輸出信號
SE掃描路徑輸入端
SC 控制信號
ICl 集成電路
11脈沖閂鎖電路
13時鐘電路
15邏輯電路
31脈沖時鐘產(chǎn)生電路
33脈沖監(jiān)控電路
35:脈沖寬度控制電路40:脈沖感測電路41、43:邏輯門
具體實施例方式在下面的說明中會討論優(yōu)選實施例的做法與使用。不管如何，本發(fā)明所提供的概 念被受肯定在于具有創(chuàng)造性及適用性且可實現(xiàn)在各式各樣的具體環(huán)境中。
具體實施方式
的 討論僅會對本發(fā)明的做法及使用的實施方法作描述，但不會局限本發(fā)明的范圍。圖3為本發(fā)明中具有回饋控制回路(feedback control loop)的脈沖時鐘產(chǎn)生電 路(pulse clock generator circuit) 31的實施例的方框圖。圖3接收一具有時變(time varying)性的時鐘輸入信號CLK。在一般的應(yīng)用上，時鐘輸入信號CLK可以是具有50%工 作周期的方波信號。可變脈沖產(chǎn)生器PGl用以接收時鐘輸入信號CLK，并輸出一脈沖時鐘信 號PCLK。一般而言，脈沖時鐘信號的工作周期所具有的正部分(高電平部分)比較短，舉例 來說占10-30 %或者最高到40 %。脈沖的寬度由輸入至可變脈沖產(chǎn)生器PGl的控制信號SC 所控制?？勺兠}沖產(chǎn)生器PGl可使用圖2a中的脈沖時鐘產(chǎn)生電路來實現(xiàn)。舉例而言，串聯(lián) 耦接的延遲元件的數(shù)量隨著控制輸入端而對應(yīng)地調(diào)整。所輸出的脈沖時鐘信號PCLK提供予數(shù)個脈沖閂鎖電路(未繪出)使用，脈沖時鐘 信號PCLK也輸入到脈沖監(jiān)控電路33，并且時鐘輸入信號CLK也輸入到脈沖監(jiān)控電路33。最 后，重置控制信號RST也輸入到脈沖監(jiān)控電路33。圖3也繪示一回饋控制回路。脈沖監(jiān)控電路33的監(jiān)控輸出信號為4位元，但不 限于此，可以是更多位元如6位元或8位元，或更少位元例如2位元。監(jiān)控輸出信號以位 元模式(bit pattern)來表示脈沖時鐘信號PCLK的工作周期到底多接近于期望工作周期 (desired duty cycle)。脈沖寬度控制電路35以遞回方式(recursive fashion)，適應(yīng)性 地調(diào)整脈沖時鐘信號PCLK的脈沖寬度，直到觀察出脈沖時鐘信號PCLK具有期望工作周期。 用此方法，脈沖產(chǎn)生電路可以補償溫度相依性效應(yīng)、工藝變異與任何由電源供應(yīng)變異所導(dǎo) 致的脈沖寬度改變。在操作上，脈沖寬度控制電路35會在初始設(shè)定時，輸出控制信號，以便開始動作。 然后，當(dāng)脈沖監(jiān)控電路33開始輸出多位元模式(pattern)的監(jiān)控輸出信號，脈沖寬度控制 電路35會修正控制信號直到觀測出所輸出的脈沖時鐘信號PCLK具有期望工作周期。在一 些實施例中，脈沖監(jiān)控電路33與脈沖寬度控制電路35會持續(xù)適應(yīng)性地監(jiān)控與修正脈沖寬 度。在另一個實施例中，一旦脈沖監(jiān)控電路33的監(jiān)控輸出信號在一既定數(shù)量的時鐘周期中 保持固定，則將脈沖寬度控制電路35與脈沖監(jiān)控電路33的電源關(guān)閉。此電源門控技術(shù)可 以節(jié)省電源損耗。脈沖寬度控制電路35與脈沖監(jiān)控電路33可以周期性地在接收到重置控 制信號reset后重新啟動或周期性地在系統(tǒng)經(jīng)過一段時間后重新啟動，用以再次重新調(diào)整 脈沖寬度。圖4為一脈沖感測電路40的一實施例，脈沖感測電路40用以實現(xiàn)圖3的脈沖監(jiān) 控電路33。在圖4中，用以構(gòu)成傳輸門的晶體管麗3與MP3耦接至?xí)r鐘輸入信號CLK (或可 為輸入時鐘的變形，如數(shù)據(jù)輸入信號)。當(dāng)脈沖時鐘信號PCLK拉高，用以構(gòu)成傳輸門的晶體 管麗3與MP3取樣時鐘輸入信號CLK。在此實施例中，邏輯門41是一或門(OR gate)，邏輯門43是一與門(AND gate)，但不限于此。邏輯門41與邏輯門43形成循環(huán)閂鎖電路，用以 維持輸出信號，直到下一次的取樣覆寫已存儲在循環(huán)閂鎖電路內(nèi)的數(shù)值，上述閂鎖電路由 邏輯門41與邏輯門43的循環(huán)路徑所構(gòu)成。重置控制信號RST會借由反向器45將邏輯門 43的輸出變?yōu)榱?，使得輸出信號變?yōu)榱愕臓顟B(tài)，以便脈沖感測電路40從已知狀態(tài)中重新啟動。圖5是圖3脈沖監(jiān)控電路33的一實施例，脈沖監(jiān)控電路33用以輸出一具有多個 位元的監(jiān)控輸出信號。監(jiān)控輸出為多組1和0所構(gòu)成的模式(pattern)，用以表示脈沖時鐘 信號PCLK的脈沖寬度與原來的時鐘信號的脈沖寬度間的關(guān)系。借由比較此模式與一期望 模式(pattern)的差異，圖3中的脈沖寬度控制電路35會調(diào)整可變脈沖產(chǎn)生器PGl用以適 應(yīng)性地控制脈沖時鐘信號PCLK。圖5中的重置控制信號RST會將使輸入至脈沖感測電路40的時鐘輸入信號CLK 為“零”，而這個零信號經(jīng)過晶體管麗1與MPl傳送到圖4中的邏輯門(或門)41。由于圖 4的重置控制信號RST，此動作將會重置邏輯門(或門)41的輸出信號。使用四組圖4的脈沖感測電路40并聯(lián)，用以產(chǎn)生輸出信號outl、out2、out3與 out4來組成監(jiān)控輸出信號。由延遲元件DELl、DEL2、DEL3與DEL4所組成的串聯(lián)延遲線， 用以產(chǎn)生脈沖時鐘信號PCLK被延遲不同時間的延遲脈沖時鐘信號pclkl、pclk2、pclk3與 pclk4。每一個延遲脈沖時鐘信號輸入至所對應(yīng)的一脈沖感測電路40。原始的時鐘輸入信 號CLK被一個延遲線SDl所延遲，而此延遲線SDl等同于關(guān)鍵路徑(critical path)下所 設(shè)計的最短路徑延遲(the shortest path delay)。最短路徑延遲SDl是相同于此電路的 關(guān)鍵路徑中從時鐘輸入信號CLK到最近一個暫存器的延遲(未繪出)。每一個脈沖感測電 路40借由四個延遲脈沖時鐘信號？(讓1、？(3讓2、？(3讓3與？(3讓4中的其中一個來取樣延遲 時鐘輸入信號，如同借由一個暫存器所看到(see)的。在這方法中，可以從模式觀測出時鐘 輸入信號CLK與脈沖時鐘信號PCLK的相對時序(relative timing)。圖6為脈沖監(jiān)控電路33的時序圖。如圖所示，最上面的跡線(trace)為原始的時 鐘輸入信號CLK的時序，最下面的跡線為原始的時鐘輸入信號CLK經(jīng)圖5的最短路徑延遲 SDl延遲過后所產(chǎn)生的時鐘信號CLKl的時序。第二條跡線為可變脈沖產(chǎn)生器PGl所產(chǎn)生 的脈沖時鐘信號PCLK的時序。標(biāo)示著pclkl、pclk2、pclk3與pclk4的四條跡線為延遲脈 沖時鐘信號的時序，上述延遲脈沖時鐘信號分別用以輸入至脈沖感測電路40。在此時序圖 中，監(jiān)控輸出信號在時間點tl與t2均為“0011”，如時序圖上陰影部分代表“1”。監(jiān)控輸出 信號為“0011”意味著脈沖時鐘信號的高電平部分寬度太寬，使得延遲脈沖時鐘信號pclk3 會及時到達(dá)脈沖感測電路40，導(dǎo)致用以產(chǎn)生圖5中輸出信號out3的脈沖感測電路40看到 (see)最下面跡線的時鐘邊緣，并且延遲脈沖時鐘信號pclk4會及時抵達(dá)脈沖感測電路40， 使得輸出信號out4變?yōu)橐徽?positive value)，如同第四個脈沖感測電路40也看到 (see)延遲后的時鐘輸入信號的高電平部分(high portion) 0在系統(tǒng)的應(yīng)用上，調(diào)整脈沖閂鎖電路中所使用的脈沖時鐘信號的工作周期所具有 的優(yōu)勢為可在沒有違背保持時間的需求(hold time requirements)之下，脈沖時鐘信號的 高電平部分的寬度可愈長愈好。在時鐘輸入信號CLK拉高之后，只要使脈沖時鐘信號PCLK 的高電平部分維持很久，脈沖閂鎖電路會向上一個周期借用(borrow)邏輯運算時間。如果 脈沖時鐘信號PCLK的拉高狀態(tài)太久(高電平部分太長)，脈沖閂鎖暫存器會看到(see)下一個周期才會被取樣的一個值(意即導(dǎo)致“閃過時序問題(flash through) ”)，因此造成脈 沖閂鎖電路不正確地運作。因此，使脈沖閂鎖電路的輸入閂鎖電路盡可能地保持在開啟狀 態(tài)與需要拉降脈沖時鐘信號PCLK的高電平部分以便正確地閂鎖輸入至輸出的信號兩者之 間必需進(jìn)行取舍(tradeoff)。在某些情況下，圖5的電路必需修正。在圖5的最短路徑延遲SDl的延遲時間太 長的情況中，第二脈沖產(chǎn)生器PG2用以產(chǎn)生輸入到脈沖感測電路40的信號。在一些特定的 應(yīng)用中，最短路徑延遲SDl會延遲的很長，則時鐘輸入信號CLK需縮短成為脈沖信號，使得 脈沖感測電路40可以正確地接收延遲脈沖時鐘信號。圖7為圖5電路修正后的實施例，脈 沖感測電路40根據(jù)延遲脈沖時鐘信號pclkl、pclk2、pclk3與pclk4取樣一脈沖信號，上述 脈沖信號對應(yīng)于時鐘輸入信號CLK。脈沖感測電路40的輸出信號outl、out2、out3與out4 用以產(chǎn)生一模式(pattern)，脈沖寬度控制電路35會根據(jù)上述模式來適應(yīng)性地調(diào)整脈沖時 鐘信號PCLK。圖8是圖7的電路操作的時序圖。除了最下面的跡線外，圖8頗為類似于圖6。最 下面的跡線為時鐘輸入信號CLK經(jīng)第二脈沖產(chǎn)生器PG2以及最短路徑延遲SD2后所得到的 時鐘信號CLK2的時序，用以取代圖6時鐘輸入信號CLK經(jīng)最短路徑延遲SDl后的所得的時 序。再次說明，監(jiān)控輸出信號可以是多位元模式，而在此例是四位元的模式。上述模式用以 表示圖3所產(chǎn)生的脈沖時鐘信號PCLK與時鐘輸入信號CLK經(jīng)最短路徑延遲SD2延遲過后 所產(chǎn)生的時鐘信號CLK2兩者之間的時序關(guān)系。使用上述實施例有許多優(yōu)點。由于本發(fā)明實施例所提供的脈沖時鐘信號可以驅(qū)動 多個脈沖閂鎖電路，使得用脈沖閂鎖電路來取代主從式(master slave)暫存器或正反器更 具吸引性。相較于公知的電路與方法，本發(fā)明實施例所產(chǎn)生脈沖時鐘信號使用具有適應(yīng)性 的回饋電路來自動校正，此適應(yīng)性的回饋電路由脈沖監(jiān)控電路33與脈沖寬度控制電路35 所構(gòu)成。因此，由溫度變異、工藝相依變異與電源變異所導(dǎo)致脈沖寬度的改變都得以自動補 償，所以脈沖閂鎖電路在操作條件范圍下都可確實運作。當(dāng)正確地校正脈沖時鐘信號PCLK 之后，將脈沖監(jiān)控電路33以及脈沖寬度控制電路35的電源關(guān)閉。脈沖監(jiān)控電路33以及脈 沖寬度控制電路35也可以周期地或連續(xù)地監(jiān)控與調(diào)整脈沖寬度。圖9是實施例的方法流程圖，用以根據(jù)時鐘輸入信號CLK提供脈沖時鐘信號PCLK。 在圖9中，經(jīng)重置或打開電源之后，流程便從最上面開始。在步驟Sl中，輸出控制信號SC 到可變脈沖產(chǎn)生器PG1，用以產(chǎn)生脈沖時鐘信號PCLK。在步驟S2中，脈沖監(jiān)控電路33根據(jù) 多個延遲脈沖時鐘信號，取樣時鐘輸入信號CLK，以便產(chǎn)生一模式，而此模式為時鐘輸入信 號CLK經(jīng)最短路徑延遲SD2后與脈沖時鐘信號PCLK兩者的時序關(guān)系。在步驟S3中，比對 上述模式與期望模式是否匹配。經(jīng)比對之后如果兩模式不匹配的，在步驟S5中，調(diào)整控制信號SC，之后流程回到 步驟Si。如果匹配，在一般的實施例中，流程將離開脈沖寬度控制電路35而完成所有的操 作，回到步驟Sl而重新開始。但在另一個實施例中，流程沿著虛線到步驟S4，關(guān)閉脈沖監(jiān)控 電路33的電源。另外一個實施例中，流程也可經(jīng)過一段時間逝去或重置后，才回到步驟Sl 重新開始。圖10是集成電路ICl的簡單方框圖，其中上述實施例中的脈沖時鐘產(chǎn)生電路31 應(yīng)用于集成電路ICl中。脈沖時鐘產(chǎn)生電路31以及時鐘電路13 (clocked circuitry)耦接時鐘輸入信號CLK，并且以時鐘輸入信號CLK為輸入信號。時鐘電路13包括存儲器、處理器、 數(shù)字信號處理器、快閃存儲器、嵌入式動態(tài)隨機存取存儲器(DRAMs)、靜態(tài)隨機存取存儲器 (SRAMs)、模擬數(shù)字轉(zhuǎn)換器(analog to digital converter)電路、模擬前端(analog front ends)與收發(fā)器(transceiver)以及其他類似元件等，不限定于此。脈沖時鐘產(chǎn)生電路31 耦接至至少一個，或數(shù)個脈沖閂鎖電路11，用以存儲數(shù)據(jù)。脈沖閂鎖電路11耦接至邏輯電 路15，再到時鐘電路13。脈沖閂鎖電路11與邏輯電路15構(gòu)成狀態(tài)機(state machine)、計 數(shù)器(counter)、位移暫存器(shift register)與算術(shù)邏輯單元(arithmetic logic unit, ALU)等等，但不限于此。 雖然本發(fā)明已以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更動與潤飾，因此本發(fā)明的保護(hù) 范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種脈沖時鐘產(chǎn)生電路，包括一可變脈沖產(chǎn)生器，用以根據(jù)一時鐘輸入信號，輸出一脈沖時鐘信號，上述可變脈沖產(chǎn)生器并接收一控制信號，且上述脈沖時鐘信號具有一期望工作周期；一脈沖監(jiān)控電路，用以輸出一監(jiān)控輸出信號，上述監(jiān)控輸出信號對應(yīng)于上述時鐘輸入信號與上述脈沖時鐘信號的一時序關(guān)系，其中上述監(jiān)控輸出信號包括多個位元；以及一脈沖寬度控制電路，耦接上述脈沖監(jiān)控電路，用以接收上述監(jiān)控輸出信號，并根據(jù)上述監(jiān)控輸出信號的模式，輸出上述控制信號。
2.如權(quán)利要求1所述的脈沖時鐘產(chǎn)生電路，其中上述脈沖時鐘信號的上述期望工作周 期具有一高電平部分，并且上述期望工作周期的高電平部分的脈寬根據(jù)上述控制信號的數(shù) 值而變化。
3.如權(quán)利要求1所述的脈沖時鐘產(chǎn)生電路，其中上述期望工作周期具有一非零的高電 平部分，上述非零的高電平部分大于總時鐘周期的10%，但小于總時鐘周期的40%。
4.如權(quán)利要求1所述的脈沖時鐘產(chǎn)生電路，其中上述脈沖監(jiān)控電路包括 多個具有串聯(lián)形式的延遲線，每一延遲線根據(jù)上述脈沖時鐘信號，輸出一延遲脈沖時 鐘信號；以及多個脈沖感測電路，每一脈沖感測電路用以接收上述延遲脈沖時鐘信號之一，以及輸 出一輸出信號對應(yīng)于上述時鐘輸入信號的一樣本，上述樣本是由上述延遲脈沖時鐘信號對 上述時鐘輸入信號取樣而得；其中上述監(jiān)控輸出信號是由上述脈沖感測電路的上述輸出信號所構(gòu)成的模式。
5.如權(quán)利要求4所述的脈沖時鐘產(chǎn)生電路，其中上述脈沖感測電路包括一傳輸門，耦接至上述時鐘輸入信號，由上述延遲脈沖時鐘信號所控制，并用以輸出上 述時鐘輸入信號的上述樣本；一循環(huán)閂鎖電路，耦接至所取樣的上述時鐘輸入信號，并包括一第一邏輯性元件串聯(lián) 耦接至一第二邏輯性元件，上述第一、第二邏輯性元件用以維持一輸出值，并接收上述時鐘 輸入信號的上述樣本；以及一重置控制信號，用以將上述循環(huán)閂鎖電路設(shè)置為一已知狀態(tài)。
6.如權(quán)利要求1所述的脈沖時鐘產(chǎn)生電路，還包括多個脈沖閂鎖電路，上述脈沖閂鎖 電路由上述可變脈沖產(chǎn)生器所輸出的上述脈沖時鐘信號進(jìn)行時鐘控制。
7.一種集成電路，包括一邏輯電路，用以執(zhí)行一使用者定義邏輯函數(shù)；至少一脈沖閂鎖電路，耦接至上述邏輯電路，并用以根據(jù)一脈沖時鐘信號，存儲一數(shù)值；一脈沖時鐘產(chǎn)生電路，用以根據(jù)一時鐘輸入信號，輸出上述脈沖時鐘信號，并使用一回 饋控制回路適應(yīng)性地補償上述脈沖時鐘信號，以便維持一期望工作周期，上述回饋控制回 路包括一脈沖監(jiān)控電路，用以輸出一監(jiān)控輸出信號，以及一脈沖寬度控制電路，用以根據(jù)上 述監(jiān)控輸出信號，控制上述脈沖時鐘信號的脈沖寬度。
8.如權(quán)利要求7所述的集成電路，其中上述期望工作周期具有一非零的高電平部分， 上述非零的高電平部分大于總時鐘周期的20%，但小于總時鐘周期的40%。
9.如權(quán)利要求7所述的集成電路，其中上述脈沖監(jiān)控電路包括多個延遲線，以串聯(lián)的形式耦接，每一延遲線根據(jù)上述脈沖時鐘信號，輸出一延遲脈沖 時鐘信號；以及多個脈沖感測電路，每一脈沖感測電路用以接收上述延遲時鐘信號之一，以及輸出一 輸出信號對應(yīng)于上述時鐘輸入信號的一樣本，上述樣本是由上述延遲脈沖時鐘信號對上述 時鐘輸入信號取樣而得；其中上述監(jiān)控輸出信號是由上述脈沖感測電路的上述輸出信號所構(gòu)成的模式。
10.如權(quán)利要求9所述的集成電路，其中上述脈沖感測電路包括一傳輸門，耦接至上述時鐘輸入信號，由上述延遲脈沖時鐘信號所控制，并用以輸出上 述時鐘輸入信號的上述樣本；一循環(huán)閂鎖電路，耦接所取樣的上述時鐘輸入信號，并包括一第一邏輯性元件串聯(lián)耦 接至一第二邏輯性元件，上述第一、第二邏輯性元件用以維持一輸出值，并接收上述時鐘輸 入信號的上述樣本；以及一重置控制信號，用以將上述循環(huán)閂鎖電路設(shè)置為一已知狀態(tài)。
11.如權(quán)利要求7所述的集成電路，其中上述脈沖時鐘信號是由一可變脈沖產(chǎn)生器根 據(jù)一控制信號所輸出，而上述控制信號是來自上述脈沖寬度控制電路。
12.—種產(chǎn)生脈沖時鐘信號的方法，包括 接收一時鐘輸入信號；根據(jù)上述時鐘輸入信號，輸出一脈沖時鐘信號，上述脈沖時鐘信號具有對應(yīng)于一控制 信號的一脈沖寬度；形成多個延遲脈沖時鐘信號；根據(jù)上述延遲脈沖時鐘信號，取樣上述時鐘輸入信號，用以產(chǎn)生一監(jiān)控輸出信號； 比較上述監(jiān)控輸出信號與一期望監(jiān)控輸出信號；以及 若上述監(jiān)控輸出信號與上述期望監(jiān)控輸出信號不匹配，則調(diào)整上述控制信號。
13.如權(quán)利要求12所述的產(chǎn)生脈沖時鐘信號的方法，其中根據(jù)上述延遲脈沖時鐘信號 取樣上述時鐘輸入信號的步驟包括為每一上述延遲脈沖時鐘信號進(jìn)行下列步驟將一循環(huán)閂鎖電路耦接至一傳輸門，上述循環(huán)閂鎖電路具有一輸出信號； 耦接上述傳輸門，用以根據(jù)所對應(yīng)的上述脈沖時鐘信號，取樣上述時鐘輸入信號；以及 根據(jù)上述循環(huán)閂鎖電路的上述輸出信號，產(chǎn)生一監(jiān)控輸出信號。
14.如權(quán)利要求12所述的產(chǎn)生脈沖時鐘信號的方法，其中上述輸出一脈沖時鐘信號的 步驟還包括將上述時鐘輸入信號耦接至一可變脈沖產(chǎn)生器； 將上述控制信號耦接至上述可變脈沖產(chǎn)生器；以及借由改變上述控制信號調(diào)整上述脈沖時鐘信號的上述脈沖寬度，上述脈沖時鐘信號由 上述可變脈沖產(chǎn)生器所輸出。
15.如權(quán)利要求14所述的1產(chǎn)生脈沖時鐘信號的方法，還包括判斷上述監(jiān)控輸出信號是否與上述期望監(jiān)控輸出信號匹配；以及移除上述脈沖監(jiān)控電 路的電源。
全文摘要
本發(fā)明公開了一種脈沖時鐘產(chǎn)生電路、集成電路與產(chǎn)生脈沖時鐘信號的方法，其中該脈沖時鐘產(chǎn)生電路包括一可變脈沖產(chǎn)生器，用以根據(jù)一時鐘輸入信號，輸出一脈沖時鐘信號，可變脈沖產(chǎn)生器并接收一控制信號，且脈沖時鐘信號具有一期望工作周期；一脈沖監(jiān)控電路，用以輸出一監(jiān)控輸出信號，監(jiān)控輸出信號對應(yīng)于時鐘輸入信號與脈沖時鐘信號的一時序關(guān)系；以及一脈沖寬度控制電路，耦接脈沖監(jiān)控電路，用以接收監(jiān)控輸出信號，并根據(jù)監(jiān)控輸出信號的模式，輸出上述控制信號。本發(fā)明的優(yōu)點在于電路在既定工作周期中提供脈沖時鐘信號，而脈沖時鐘信號會被定期監(jiān)測與自動調(diào)整由溫度、工藝與負(fù)載所導(dǎo)致的變異。
文檔編號H03K3/011GK101977037SQ20101016134
公開日2011年2月16日 申請日期2010年4月8日 優(yōu)先權(quán)日2009年4月8日
發(fā)明者王中興, 英書溢, 蔡志昇, 陳志杰 申請人:臺灣積體電路制造股份有限公司