專利名稱：無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明屬于射頻識別技術(shù)領(lǐng)域，尤其涉及一種射頻識別系統(tǒng)中面向超高頻(UHF) 頻段的射頻識別(RFID)電子標(biāo)簽芯片數(shù)字基帶處理器。
背景技術(shù)：
射頻識別(RFID，Radio Frequency Identification)技術(shù)是利用射頻方式進(jìn)行遠(yuǎn) 距離的通信以達(dá)到物品識別的目的，可用來追蹤和管理幾乎所有物理對象，在工業(yè)自動化， 商業(yè)自動化，交通運(yùn)輸控制管理，防偽等眾多領(lǐng)域，甚至軍事用途具有廣泛的應(yīng)用前景，目 前已引起了廣泛的關(guān)注。為了適應(yīng)遠(yuǎn)距離識別應(yīng)用的需要，IS0/IEC推出了針對頻率為超高頻(UHF)頻段 (860 960MHz)，用于物品管理的無接觸通信空氣接口參數(shù)的IS0/IEC18000-6系列標(biāo)準(zhǔn)， 該系列標(biāo)準(zhǔn)包括了 IS0/IEC 18000-6A, IS0/IEC 18000-6B，ISO/工 EC 18000-6C 三種類型 的無源超高頻電子標(biāo)簽。無源超高頻電子標(biāo)簽具有作用距離遠(yuǎn)，成本低的特點，典型的無源超高頻電子標(biāo) 簽的芯片包括三個主要部分，分別為射頻模擬前端，數(shù)字基帶處理器和多次性編程(MTP， Multi-Time Program)射頻模擬前端主要包括整流電路、基準(zhǔn)穩(wěn)壓電路、調(diào)制電路、解調(diào)電路、復(fù)位電路 和時鐘電路。其中整流電路是將接收下來的射頻信號轉(zhuǎn)化為所需要的直流電源，基準(zhǔn)穩(wěn)壓 電路是在不同的距離下，為后級模塊和數(shù)字基帶處理器提供穩(wěn)定的電壓輸入，解調(diào)電路從 射頻信號恢復(fù)出數(shù)字基帶處理器所需的幅移鍵控(ASK，Amplitude Shift Keying)信號輸 出已解調(diào)數(shù)據(jù)到數(shù)字基帶處理器，調(diào)制電路采用反向散射調(diào)制的方法對數(shù)字基帶處理器輸 出的待調(diào)制數(shù)據(jù)進(jìn)行調(diào)制，實現(xiàn)標(biāo)簽到閱讀器的數(shù)據(jù)傳輸，時鐘電路為數(shù)字基帶處理器提 供穩(wěn)定的時鐘輸入信號，復(fù)位電路為數(shù)字基帶處理器提供所需的復(fù)位輸入信號。在無源超高頻電子標(biāo)簽芯片的設(shè)計中，為了實現(xiàn)更遠(yuǎn)的作用距離，需要提高射頻 模擬前端的整流電路的整流效率，同時降低電路各部分的功耗，傳統(tǒng)的無源超高頻電子標(biāo) 簽芯片設(shè)計主要集中在射頻模擬前端的整流電路的高效率設(shè)計以及整個射頻模擬前端電 路的低功耗設(shè)計，然而數(shù)字基帶處理器作為實現(xiàn)電子標(biāo)簽芯片功能的主要邏輯模塊，電路 規(guī)模非常大，其功耗已經(jīng)可以與射頻模擬前端的功耗相比擬，甚至大于射頻模擬前端的功 耗，占據(jù)整個電子標(biāo)簽芯片的功耗的主要部分，因此，降低數(shù)字基帶處理器的功耗也成為電 子標(biāo)簽芯片設(shè)計的主要問題?，F(xiàn)有的電子標(biāo)簽芯片數(shù)字基帶處理器如圖1所示，包括一個解碼器模塊、編碼器 模塊、循環(huán)校驗?zāi)K、狀態(tài)控制機(jī)模塊和存儲器訪問控制模塊。當(dāng)電子標(biāo)簽芯片數(shù)字基帶處 理器接收到從射頻模擬前端的解調(diào)電路傳送過來的已解調(diào)數(shù)據(jù)時，解碼器模塊接收已解調(diào) 數(shù)據(jù)，對已解調(diào)數(shù)據(jù)進(jìn)行解碼，輸出已解碼數(shù)據(jù)到狀態(tài)控制機(jī)模塊，狀態(tài)控制機(jī)模塊接收到 已解碼數(shù)據(jù)后，將已解碼數(shù)據(jù)發(fā)送給循環(huán)校驗?zāi)K完成對已解碼數(shù)據(jù)的循環(huán)校驗，同時狀 態(tài)控制機(jī)模塊對已解碼數(shù)據(jù)進(jìn)行指令分析和數(shù)據(jù)處理，并根據(jù)指令分析和數(shù)據(jù)處理結(jié)果要求通過存儲器訪問控制模塊訪問MTP存儲器，將讀取后的MTP存儲器的數(shù)據(jù)發(fā)送給編碼器 模塊，經(jīng)編碼器模塊進(jìn)行編碼然后輸出待調(diào)制數(shù)據(jù)到射頻模擬前端的調(diào)制電路。在該系統(tǒng) 方案中，數(shù)字基帶處理器芯片中所有模塊電路采用一個相同時鐘頻率的系統(tǒng)時鐘，即采用 射頻模擬前端時鐘電路提供的時鐘輸入，為了滿足較低的解碼誤碼率，該系統(tǒng)時鐘頻率一 般較高，因此，現(xiàn)有的電子標(biāo)簽芯片數(shù)字基帶處理器中，采用該系統(tǒng)時鐘的所有模塊電路均 工作在高速狀態(tài)下，數(shù)字基帶處理器所有模塊電路功耗較大。另外，現(xiàn)有的數(shù)字基帶處理器 所有模塊均在射頻模擬前端復(fù)位電路提供的復(fù)位輸入信號有效的情況下同時進(jìn)行復(fù)位，復(fù) 位完成后所有模塊電路均一直處于工作狀態(tài)，直到數(shù)字基帶處理器斷電，數(shù)字基帶處理器 工作狀態(tài)中所有模塊電路均消耗功率，數(shù)字基帶處理器的功耗過大。

發(fā)明內(nèi)容
本發(fā)明的目的是針對現(xiàn)有技術(shù)中的無源超高頻電子標(biāo)簽芯片的數(shù)字基帶處 理器 功耗過大的缺點，提出了一種無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器及其控制方法。為了實現(xiàn)上述目的，本發(fā)明的技術(shù)方案是無源超高頻電子標(biāo)簽芯片數(shù)字基帶處 理器，包括狀態(tài)控制機(jī)模塊、解碼器模塊、編碼器模塊、循環(huán)校驗?zāi)K和存儲器訪問控制模 塊，其特征在于，還包括輸入預(yù)處理模塊、輸出預(yù)處理模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù) 器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊；所述狀態(tài)控制機(jī)模塊與輸入預(yù)處 理模塊、循環(huán)校驗?zāi)K、輸出預(yù)處理模塊、存儲器訪問控制模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞 計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊直接連接，所述解碼器模塊分 別與輸入預(yù)處理模塊和循環(huán)校驗?zāi)K連接，所述循環(huán)校驗?zāi)K和輸出預(yù)處理模塊和編碼器 模塊連接，所述存儲器訪問控制模塊與輸出預(yù)處理模塊連接；所述解碼器模塊接收已解調(diào) 數(shù)據(jù)后，經(jīng)解碼器模塊解碼，輸出已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩路，一路到輸入預(yù)處理模塊， 一路到循環(huán)校驗?zāi)K；所述輸入預(yù)處理模塊完成對已解碼數(shù)據(jù)的輸入預(yù)處理，生成待處理 數(shù)據(jù)和待處理命令輸出到狀態(tài)控制機(jī)模塊；同時循環(huán)校驗?zāi)K完成對已解碼數(shù)據(jù)的循環(huán)校 驗后，生成循環(huán)校驗結(jié)果輸出到狀態(tài)控制機(jī)模塊；狀態(tài)控制機(jī)模塊檢測循環(huán)校驗結(jié)果并接 收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊分析和處理后，生成五路控制信號分別到 偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊， 生成地址信號到存儲器訪問控制模塊，并輸出待發(fā)送偽隨機(jī)數(shù)到輸出預(yù)處理模塊；存儲器 訪問控制模塊根據(jù)地址信號通過MTP存儲器輸入輸出接口訪問MTP存儲器并輸出待發(fā)送存 儲器數(shù)據(jù)到輸出預(yù)處理模塊；所述的輸出預(yù)處理模塊接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器 數(shù)據(jù)，經(jīng)輸出預(yù)處理模塊生成待發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)K；循環(huán)校驗?zāi)K完成對待發(fā)送數(shù) 據(jù)的循環(huán)碼編碼，生成待編碼數(shù)據(jù)并輸出到編碼器模塊；所述編碼器模塊完成待編碼數(shù)據(jù) 的編碼，生成待調(diào)制數(shù)據(jù)并輸出到射頻模擬前端的調(diào)制電路；所述時鐘產(chǎn)生模塊對時鐘輸 入端的時鐘信號進(jìn)行分頻產(chǎn)生各個模塊所需的時鐘信號，復(fù)位產(chǎn)生模塊對復(fù)位輸入端的復(fù) 位信號進(jìn)行同步處理產(chǎn)生各個模塊所需的復(fù)位信號。上述解碼器模塊、編碼器模塊、循環(huán)校驗?zāi)K、存儲器訪問控制模塊、輸入預(yù)處理 模塊、輸出預(yù)處理模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊或定時計數(shù)器模塊包括正邊 沿門控邏輯單元。上述正邊沿門控邏輯單元包括三個輸入端和一個輸出端，三個輸入端分別為使能輸入端、復(fù)位輸入端和時鐘輸入端，輸出端為門控時鐘輸出端，使能輸入端與復(fù)位輸入端通 過或門與鎖存器的數(shù)據(jù)輸入端連接，時鐘輸入端分為兩路，一路與鎖存器的低電平有效使 能輸入端連接，另一路和鎖存器的數(shù)據(jù)輸出端同與門連接，與門的輸出端即為門控時鐘輸 出端；本正邊沿門控邏輯只有當(dāng)使能輸入端或者復(fù)位輸入端為高電平時，時鐘輸入端的時 鐘信號輸出到門控時鐘輸出端。
上述狀態(tài)控制機(jī)模塊包括負(fù)邊沿門控邏輯單元。上述負(fù)邊沿門控邏輯單元包括三個輸入端和一個輸出端，三個輸入端分別為使能 輸入端、復(fù)位輸入端和時鐘輸入端，輸出端為門控時鐘輸出端，使能輸入端與復(fù)位輸入端通 過輸入端的或門與鎖存器的數(shù)據(jù)輸入端連接，時鐘輸入端分為兩路，一路與鎖存器的高電 平有效使能輸入端連接，另一路和鎖存器的數(shù)據(jù)取反輸出端同輸出端的或門連接，輸出端 的或門的輸出端即為門控時鐘輸出端。上述輸入預(yù)處理模塊包括正邊沿門控邏輯單元、再同步電路單元、串并變換單元 和命令解析單元；正邊沿門控邏輯單元的門控時鐘輸出端與再同步電路單元、串并變換單 元和命令解析單元連接用于對再同步電路單元、串并變換單元和命令解析單元進(jìn)行選擇性 開啟和關(guān)閉；所述的再同步單元接收已解碼數(shù)據(jù)，經(jīng)再同步單元生成兩路已同步數(shù)據(jù)，一路 已同步數(shù)據(jù)到串并變換單元，一路已同步數(shù)據(jù)到命令解析單元；串并變換單元對已同步數(shù) 據(jù)進(jìn)行串并變換，輸出待處理數(shù)據(jù)到狀態(tài)控制機(jī)模塊；命令解析單元對已同步數(shù)據(jù)進(jìn)行命 令解析，輸出待處理命令到狀態(tài)控制機(jī)模塊。上述輸出預(yù)處理模塊包括正邊沿門控邏輯單元、輸入選擇單元和并串變換單元； 正邊沿門控邏輯單元的門控時鐘輸出端與并串變換單元連接用于對并串變換單元進(jìn)行選 擇性開啟和關(guān)閉；所述的輸入選擇單元接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸入 選擇單元選擇，輸出到并串變換單元，經(jīng)并串變換單元進(jìn)行并串變換輸出待發(fā)送數(shù)據(jù)到循 環(huán)校驗?zāi)K進(jìn)行循環(huán)碼編碼。為了實現(xiàn)本發(fā)明的目的，本發(fā)明還提供了無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理 器控制方法，包括步驟步驟(a)復(fù)位產(chǎn)生模塊對所有模塊進(jìn)行復(fù)位后，狀態(tài)控制機(jī)模塊開啟解碼器模 塊，然后關(guān)斷狀態(tài)控制機(jī)模塊自身時鐘，狀態(tài)控制機(jī)模塊處于休眠狀態(tài)；步驟(b)解碼器模塊開始檢測已解調(diào)數(shù)據(jù)，當(dāng)檢測到有效幀數(shù)據(jù)時，解碼器模塊 喚醒狀態(tài)控制機(jī)模塊；步驟(c)狀態(tài)控制機(jī)模塊開啟輸入預(yù)處理模塊和循環(huán)校驗?zāi)K，解碼器模塊接 收已解調(diào)數(shù)據(jù)，經(jīng)解碼器模塊解碼，輸出已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩路，一路到輸入預(yù)處 理模塊，一路到循環(huán)校驗?zāi)K；輸入預(yù)處理模塊完成對已解碼數(shù)據(jù)的輸入預(yù)處理，生成待處 理數(shù)據(jù)和待處理命令輸出到狀態(tài)控制機(jī)模塊；同時循環(huán)校驗?zāi)K完成對已解碼數(shù)據(jù)的循環(huán) 校驗，生成循環(huán)校驗結(jié)果輸出到狀態(tài)控制機(jī)模塊；步驟(d)當(dāng)狀態(tài)控制機(jī)模塊檢測到循環(huán)校驗?zāi)K對已解碼數(shù)據(jù)的循環(huán)校驗完成 時，狀態(tài)控制機(jī)模塊關(guān)斷解碼器模塊、輸入預(yù)處理模塊和循環(huán)校驗?zāi)K，同時狀態(tài)控制機(jī)模 塊接收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊分析和處理后生成控制信號，根據(jù)控 制信號開啟并對偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊和定時計數(shù)器模塊進(jìn)行操作，并在 操作完成后關(guān)閉偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊和定時計數(shù)器模塊；
步驟(e)狀態(tài)控制機(jī)模塊開啟輸出預(yù)處理模塊和存儲器訪問控制模塊，狀態(tài)控 制機(jī)模塊輸出地址信號到存儲器訪問控制模塊，并輸出待發(fā)送偽隨機(jī)數(shù)到輸出預(yù)處理模 塊；存儲器訪問控制模塊根據(jù)地址信號通過MTP存儲器輸入輸出端口訪問MTP存儲器，輸出 待發(fā)送存儲器數(shù)據(jù)到輸出預(yù)處理模塊；步驟(f)狀態(tài)控制機(jī)模塊開啟循環(huán)校驗碼模塊和編碼器模塊，輸出預(yù)處理模塊 接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸出預(yù)處理模塊生成待發(fā)送數(shù)據(jù)到循環(huán)校驗 模塊；循環(huán)校驗?zāi)K完成對待發(fā)送數(shù)據(jù)的循環(huán)碼編碼，并將循環(huán)碼編碼后的待編碼數(shù)據(jù)輸 出到編碼器模塊；編碼器模塊完成對循環(huán)碼編碼后的待編碼數(shù)據(jù)的編碼，輸出待調(diào)制數(shù)據(jù) 到射頻模擬前端的調(diào)制電路；步驟(g)當(dāng)編碼器模塊編碼完成后，狀態(tài)控制機(jī)模塊關(guān)閉輸出預(yù)處理模塊、循環(huán) 校驗?zāi)K、存儲器訪問控制模塊和編碼器模塊。本發(fā)明的有益效果由于本發(fā)明所述數(shù)字基帶處理器的各個功能模塊被進(jìn)一步 的細(xì)化，新增加的時鐘產(chǎn)生模塊對時鐘輸入端的時鐘信號進(jìn)行分頻產(chǎn)生各個模塊的時鐘信 號，因而可以根據(jù)各個模塊自身的性質(zhì)選擇不同的頻率，例如解碼器模塊、編碼器模塊、時 鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊的時鐘頻率可以采用1. 28MHz，其它模塊的時鐘頻率則可以選 擇320KHz或640KHz，因此部分模塊相對現(xiàn)有技術(shù)可以在較低的時鐘頻率下工作，因此降低 了相應(yīng)模塊的功耗。相應(yīng)的，本發(fā)明的數(shù)字基帶處理器控制方法由于可以選擇性的對各個 模塊進(jìn)行開啟和關(guān)閉，同一時刻數(shù)字基帶處理器只有少數(shù)幾個模塊電路處于工作狀態(tài)，而 現(xiàn)有技術(shù)中所有模塊電路均一直處于工作狀態(tài)直到數(shù)字基帶處理器斷電，因此本發(fā)明的控 制方法的數(shù)字基帶處理器相對現(xiàn)有技術(shù)具有更低的功耗。


圖1是現(xiàn)有的電子標(biāo)簽芯片數(shù)字基帶處理器的結(jié)構(gòu)原理圖。圖2是本發(fā)明的電子標(biāo)簽芯片數(shù)字基帶處理器的結(jié)構(gòu)原理圖。圖3是本發(fā)明的數(shù)字基帶處理器的解碼器模塊的結(jié)構(gòu)原理圖。圖4是本發(fā)明的數(shù)字基帶處理器的循環(huán)校驗?zāi)K的結(jié)構(gòu)原理圖。圖5是本發(fā)明的數(shù)字基帶處理器的輸入預(yù)處理模塊的結(jié)構(gòu)原理圖。圖6是本發(fā)明的數(shù)字基帶處理器的狀態(tài)控制機(jī)模塊的結(jié)構(gòu)原理圖。圖7是本發(fā)明的數(shù)字基帶處理器的輸出預(yù)處理模塊的結(jié)構(gòu)原理圖。圖8是本發(fā)明的數(shù)字基帶處理器的編碼器模塊的結(jié)構(gòu)原理圖。圖9是本發(fā)明的數(shù)字基帶處理器的存儲器訪問控制模塊的結(jié)構(gòu)原理圖。圖10是本發(fā)明的數(shù)字基帶處理器的偽隨機(jī)數(shù)發(fā)生器模塊的結(jié)構(gòu)原理圖。圖11是本發(fā)明的數(shù)字基帶處理器的碰撞計數(shù)器模塊的結(jié)構(gòu)原理圖。圖12是本發(fā)明的數(shù)字基帶處理器的定時計數(shù)器模塊的結(jié)構(gòu)原理圖。圖13是本發(fā)明的數(shù)字基帶處理器的時鐘產(chǎn)生模塊的結(jié)構(gòu)原理圖。圖14是本發(fā)明的數(shù)字基帶處理器的復(fù)位產(chǎn)生模塊的結(jié)構(gòu)原理圖。圖15是本發(fā)明的數(shù)字基帶處理器的的正邊沿門控邏輯單元的結(jié)構(gòu)原理圖。圖16是本發(fā)明的數(shù)字基帶處理器的的負(fù)邊沿門控邏輯單元的結(jié)構(gòu)原理圖。附圖標(biāo)記說明解碼器模塊101、循環(huán)校驗?zāi)K102、輸入預(yù)處理模塊103、狀態(tài)控制機(jī)模塊104、輸出預(yù)處理模塊105、編碼器模塊106、存儲器訪問控制模塊107、偽隨機(jī)數(shù)發(fā) 生器模塊108、碰撞計數(shù)器模塊109、定時計數(shù)器模塊110、時鐘產(chǎn)生模塊111、復(fù)位產(chǎn)生模塊 112。
具體實施例方式下面結(jié)合附圖和具體的具體實施例對本發(fā)明做進(jìn)一步的說明如圖2所示，無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，包括狀態(tài)控制 機(jī)模塊 104、解碼器模塊101、編碼器模塊106、循環(huán)校驗?zāi)K102、存儲器訪問控制模塊107、輸入預(yù) 處理模塊103、輸出預(yù)處理模塊105、偽隨機(jī)數(shù)發(fā)生器模塊108、碰撞計數(shù)器模塊109、定時計 數(shù)器模塊110、時鐘產(chǎn)生模塊111和復(fù)位產(chǎn)生模塊112。所述狀態(tài)控制機(jī)模塊104與輸入預(yù) 處理模塊103、循環(huán)校驗?zāi)K102、輸出預(yù)處理模塊105、存儲器訪問控制模塊107、偽隨機(jī)數(shù) 發(fā)生器模塊108、碰撞計數(shù)器模塊109、定時計數(shù)器模塊110、時鐘產(chǎn)生模塊111和復(fù)位產(chǎn)生 模塊112直接連接，所述解碼器模塊101分別與輸入預(yù)處理模塊103和循環(huán)校驗?zāi)K102 連接，所述循環(huán)校驗?zāi)K102和輸出預(yù)處理模塊105和編碼器模塊106連接，所述存儲器訪 問控制模塊107與輸出預(yù)處理模塊105連接；解碼器模塊101接收已解調(diào)數(shù)據(jù)，經(jīng)解碼器模 塊101解碼，輸出已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩路，一路到輸入預(yù)處理模塊103，一路到循環(huán) 校驗?zāi)K102。輸入預(yù)處理模塊103完成對已解碼數(shù)據(jù)的輸入預(yù)處理，生成待處理數(shù)據(jù)和待 處理命令輸出到狀態(tài)控制機(jī)模塊104。同時，循環(huán)校驗?zāi)K102完成對已解碼數(shù)據(jù)的循環(huán)校 驗，生成循環(huán)校驗結(jié)果輸出到狀態(tài)控制機(jī)模塊104。狀態(tài)控制機(jī)模塊104檢測循環(huán)校驗結(jié) 果，并接收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊104分析和處理后，生成五路控制 信號分別到偽隨機(jī)數(shù)發(fā)生器模塊108、碰撞計數(shù)器模塊109、定時計數(shù)器模塊110、時鐘產(chǎn)生 模塊111和復(fù)位產(chǎn)生模塊112，并輸出地址信號到存儲器訪問控制模塊107，和輸出待發(fā)送 偽隨機(jī)數(shù)到輸出預(yù)處理模塊105。存儲器訪問控制模塊107根據(jù)地址信號通過MTP存儲器 輸入輸出接口訪問MTP存儲器，輸出待發(fā)送存儲器數(shù)據(jù)到輸出預(yù)處理模塊105。所述的輸出 預(yù)處理模塊105接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸出預(yù)處理模塊105生成待 發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)K102。循環(huán)校驗?zāi)K102完成對待發(fā)送數(shù)據(jù)的循環(huán)碼編碼，生成待 編碼數(shù)據(jù)并輸出到編碼器模塊107。所述的編碼器模塊107完成對循環(huán)碼編碼后的待編碼 數(shù)據(jù)的編碼，生成待調(diào)制數(shù)據(jù)并輸出到射頻模擬前端的調(diào)制電路。所述時鐘產(chǎn)生模塊111 對時鐘輸入端的時鐘信號進(jìn)行分頻產(chǎn)生各個模塊所需的時鐘信號，復(fù)位產(chǎn)生模塊112對復(fù) 位輸入端的復(fù)位信號進(jìn)行同步處理產(chǎn)生各個模塊所需的復(fù)位信號。下面結(jié)合具體的附圖對每個具體的模塊進(jìn)行詳細(xì)的描述。如圖15所示，正邊沿門控邏輯單元包括三個輸入端和一個輸出端，三個輸入 端分別為使能(en)輸入端、復(fù)位(rst)輸入端和時鐘(elk)輸入端，輸出端為門控時 鐘(elk-gated)輸出端，使能(en)輸入端與復(fù)位(rst)輸入端通過或門(OR)與鎖存器 (Latch)的數(shù)據(jù)輸入端⑶連接，時鐘(elk)輸入端分為兩路，一路與鎖存器的低電平有效 使能(EN)輸入端連接，另一路和鎖存器的數(shù)據(jù)輸出端(Q)通過與門(AND)連接，與門的輸 出端即為門控時鐘(elk-gated)輸出端。本正邊沿門控邏輯只有當(dāng)使能輸入端或者復(fù)位 輸入端為高電平時，時鐘輸入端的具有正邊沿有效的特點的時鐘信號輸出到門控時鐘輸出 端，如此，可以使得具有正邊沿門控邏輯的各個模塊可以通過關(guān)閉模塊的時鐘信號有選擇性的被開啟和關(guān)閉，因而這些模塊不必一直處于工作狀態(tài)直到數(shù)字基帶處理器斷電，因此 可以降低功耗，本實施例中，解碼器模塊101、編碼器模塊107、循環(huán)校驗?zāi)K102、存儲器訪 問控制模塊107、輸入預(yù)處理模塊103、輸出預(yù)處理模塊105、偽隨機(jī)數(shù)發(fā)生器模塊107、碰撞 計數(shù)器模塊108和定時計數(shù)器模塊109均采用正邊沿門控邏輯單元，當(dāng)然，上述模塊也可以 有選擇性的采用正邊沿門控邏輯單元。
如圖16所示，負(fù)邊沿門控邏輯單元包括三個輸入端和一個輸出端，三個輸入端 分別為使能(en)輸入端、復(fù)位(rst)輸入端和時鐘(elk)輸入端，輸出端為門控時鐘 (elk-gated)輸出端，時鐘輸入端與復(fù)位輸入端通過輸入端的或門(ORl)與鎖存器(Latch) 的數(shù)據(jù)輸入端(D)連接，時鐘(elk)輸入端分為兩路，一路與鎖存器的高電平有效使能(E) 輸入端連接，另一路和鎖存器的數(shù)據(jù)取反輸出端(QN)通過輸出端的或門(0R2)連接，輸出 端的或門(0R2)的輸出端即為門控時鐘(elk-gated)輸出端。本負(fù)邊沿門控邏輯單元只有 當(dāng)en輸入端或者rst輸入端為高電平時，時鐘輸入端的具有負(fù)邊沿有效的特點的時鐘信號 輸出到門控時鐘(elk-gated)輸出端，如此，可以使得具有負(fù)邊沿門控邏輯單元的各個模 塊可以通過關(guān)閉模塊的時鐘信號有選擇性的被開啟和關(guān)閉，因而這些模塊不必一直處于工 作狀態(tài)直到數(shù)字基帶處理器斷電，因此可以降低功耗，本實施中，只有狀態(tài)控制機(jī)模塊104 采用負(fù)邊沿門控邏輯。如圖3所示，解碼器模塊101包括正邊沿門控邏輯單元和解碼器單元，解碼器模塊 101用于對射頻模擬前端的解調(diào)電路的已解調(diào)數(shù)據(jù)進(jìn)行解碼。正邊沿門控邏輯單元的門控 時鐘(elk-gated)輸出端與解碼器單元連接用于對解碼器單元進(jìn)行選擇性開啟和關(guān)閉；解 碼器單元接收來自射頻模擬前端的解調(diào)電路輸出的已解調(diào)數(shù)據(jù)；經(jīng)解碼器單元解碼，輸出 已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩路，一路到輸入預(yù)處理模塊103，一路到循環(huán)校驗?zāi)K102。如圖4所示，循環(huán)校驗?zāi)K102包括正邊沿門控邏輯單元、循環(huán)校驗單元和輸入 選擇單元，循環(huán)校驗?zāi)K102用于對已解碼數(shù)據(jù)進(jìn)行循環(huán)碼校驗，和對待發(fā)送數(shù)據(jù)進(jìn)行循 環(huán)碼編碼。正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與循環(huán)校驗單元連接用 于對循環(huán)校驗單元進(jìn)行選擇性開啟和關(guān)閉；所述的輸入選擇單元接收已解碼數(shù)據(jù)和待發(fā)送 數(shù)據(jù)，對已解碼數(shù)據(jù)和待發(fā)送數(shù)據(jù)進(jìn)行選擇，輸出到循環(huán)校驗單元。循環(huán)校驗單元輸出分 為兩路，一路輸出循環(huán)校驗結(jié)果到狀態(tài)控制機(jī)模塊104，一路輸出待編碼數(shù)據(jù)到編碼器模塊 106。如圖5所示，輸入預(yù)處理模塊103包括正邊沿門控邏輯單元、再同步電路單元、串 并變換單元和命令解析單元。正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與再同 步電路單元、串并變換單元和命令解析單元連接用于對再同步電路單元、串并變換單元和 命令解析單元進(jìn)行選擇性開啟和關(guān)閉；所述的再同步單元接收已解碼數(shù)據(jù)，經(jīng)再同步單元 生成兩路已同步數(shù)據(jù)，一路已同步數(shù)據(jù)到串并變換單元，一路已同步數(shù)據(jù)到命令解析單元。 串并變換單元對已同步數(shù)據(jù)進(jìn)行串并變換，輸出待處理數(shù)據(jù)到狀態(tài)控制機(jī)模塊104。命令解 析單元對已同步數(shù)據(jù)進(jìn)行命令解析，輸出待處理命令到狀態(tài)控制機(jī)模塊104。如圖6所示，狀態(tài)控制機(jī)模塊104包括負(fù)邊沿門控邏輯單元、自關(guān)斷電路單元和狀 態(tài)控制機(jī)單元。負(fù)邊沿門控邏輯單元的使能(en)輸入端與自關(guān)斷電路單元輸出端連接，負(fù) 邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與狀態(tài)控制機(jī)單元連接，用于狀態(tài)控制 機(jī)模塊104對狀態(tài)控制機(jī)模塊104自身進(jìn)行選擇性開啟和關(guān)閉；狀態(tài)控制機(jī)模塊104檢測循環(huán)校驗結(jié)果，并接收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊104分析和處理后，生 成五路控制信號分別到偽隨機(jī)數(shù)發(fā)生器模塊108、碰撞計數(shù)器模塊109和定時計數(shù)器模塊 110，時鐘產(chǎn)生模塊111和復(fù)位產(chǎn)生模塊112，并輸出地址信號到存儲器訪問控制模塊107， 和輸出待發(fā)送偽隨機(jī)數(shù)到輸出預(yù)處理模塊105。如圖7所示，輸出預(yù)處理模塊105包括正邊沿門控邏輯單元、輸入選擇單元和并串 變換單元。正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與并串變換單元連接用于 對并串變換單元進(jìn)行選擇性開啟和關(guān)閉；所述的輸入選擇單元接收待發(fā)送偽隨機(jī)數(shù)和待發(fā) 送存儲器數(shù)據(jù)，經(jīng)輸入選擇單元選擇，輸出到并串變換單元，經(jīng)并串變換單元進(jìn)行并串變換 輸出待發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)K102進(jìn)行循環(huán)碼編碼。如圖8所示，編碼器模塊106包括正邊沿門控邏輯單元和編碼器單元，編碼器模塊 106用于對待編碼數(shù)據(jù)進(jìn)行編碼輸出待調(diào)制數(shù)據(jù)到射頻模擬前端的調(diào)制電路。正邊沿門控 邏輯單元的門控時鐘(elk-gated)輸出端與編碼器單元 連接用于對編碼器單元進(jìn)行選擇 性開啟和關(guān)閉；編碼器單元接收待編碼數(shù)據(jù)，經(jīng)編碼器單元編碼輸出待調(diào)制數(shù)據(jù)到射頻模 擬前端的調(diào)制電路。如圖9所示，存儲器訪問控制模塊107包括正邊沿門控邏輯單元和存儲器訪問控 制單元。正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與存儲器訪問控制單元連 接用于對存儲器訪問控制單元進(jìn)行選擇性開啟和關(guān)閉；存儲器訪問控制單元接收狀態(tài)控制 機(jī)模塊104輸出的地址信號，生成MTP存儲器訪問信號，輸出到MTP存儲器輸入輸出端口， 通過MTP存儲器輸入輸出端口訪問MTP存儲器，輸出待發(fā)送存儲器數(shù)據(jù)到輸出預(yù)處理模塊 105。如圖10所示，偽隨機(jī)數(shù)發(fā)生器模塊108包括正邊沿門控邏輯單元和偽隨機(jī)數(shù)發(fā)生 器單元。正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與偽隨機(jī)數(shù)發(fā)生器單元連 接用于對偽隨機(jī)數(shù)發(fā)生器單元進(jìn)行選擇性開啟和關(guān)閉；偽隨機(jī)數(shù)發(fā)生器單元接收狀態(tài)控制 機(jī)控制信號，在狀態(tài)控制機(jī)模塊104控制信號控制下生成偽隨機(jī)數(shù)輸出到狀態(tài)控制機(jī)模塊 104。如圖11所示，碰撞計數(shù)器模塊109包括正邊沿門控邏輯單元和碰撞計數(shù)器單元。 正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與碰撞計數(shù)器單元連接用于對碰撞 計數(shù)器單元進(jìn)行選擇性開啟和關(guān)閉；碰撞計數(shù)器單元接收狀態(tài)控制機(jī)控制信號，在狀態(tài)控 制機(jī)模塊104控制信號控制下對碰撞計數(shù)器單元進(jìn)行加減操作，在碰撞計數(shù)器單元計數(shù)值 為零時，輸出計數(shù)器為0信號到狀態(tài)控制機(jī)模塊104。如圖12所示，定時計數(shù)器模塊110包括正邊沿門控邏輯單元和定時計數(shù)器單元。 正邊沿門控邏輯單元的門控時鐘(elk-gated)輸出端與定時計數(shù)器單元連接用于對定時 計數(shù)器單元進(jìn)行選擇性開啟和關(guān)閉；定時計數(shù)器單元接收狀態(tài)控制機(jī)控制信號，在狀態(tài)控 制機(jī)模塊104控制信號控制下啟動對定時計數(shù)器單元的定時，在定時計數(shù)器單元計數(shù)器值 為零時，輸出定時信號到狀態(tài)控制機(jī)模塊104。如圖13所示，時鐘產(chǎn)生模塊111包括分頻電路單元和時鐘輸出選擇單元。分頻電 路單元接收射頻模擬前端時鐘電路輸出的時鐘輸入信號，生產(chǎn)多路分頻時鐘信號到時鐘輸 出選擇單元。時鐘輸出選擇單元在狀態(tài)控制機(jī)模塊104控制信號的控制下，輸出各模塊所 需時鐘信號。
如圖14所示，復(fù)位產(chǎn)生模塊112包括延遲同步計數(shù)器單元和復(fù)位產(chǎn)生單元。延遲 同步計數(shù)器單元接收射頻模擬前端的復(fù)位電路輸出的復(fù)位輸入信號，經(jīng)延遲同步計數(shù)器單 元輸出到復(fù)位產(chǎn)生單元，復(fù)位產(chǎn)生單元在狀態(tài)控制機(jī)模塊104控制信號的控制下輸出各模 塊所需復(fù)位信號。下面對本具體實施例所述的數(shù)字基帶處理器對應(yīng)的具體控制方法做進(jìn)一步的說 明，一種無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器控制方法，包括步驟步驟(a)復(fù)位產(chǎn)生模塊112對所有模塊進(jìn)行復(fù)位后，狀態(tài)控制機(jī)模塊 104開啟 解碼器模塊101，然后關(guān)斷狀態(tài)控制機(jī)模塊104自身時鐘，狀態(tài)控制機(jī)模塊104處于休眠狀 態(tài)；步驟(b)解碼器模塊101開始檢測已解調(diào)數(shù)據(jù)，當(dāng)檢測到有效幀數(shù)據(jù)時，解碼器 模塊101喚醒狀態(tài)控制機(jī)模塊104 ；步驟(c)狀態(tài)控制機(jī)模塊104開啟輸入預(yù)處理模塊103和循環(huán)校驗?zāi)K102，解 碼器模塊101接收已解調(diào)數(shù)據(jù)，經(jīng)解碼器模塊101解碼，輸出已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩 路，一路到輸入預(yù)處理模塊103，一路到循環(huán)校驗?zāi)K102。輸入預(yù)處理模塊103完成對已 解碼數(shù)據(jù)的輸入預(yù)處理，生成待處理數(shù)據(jù)和待處理命令輸出到狀態(tài)控制機(jī)模塊104。同時， 循環(huán)校驗?zāi)K102完成對已解碼數(shù)據(jù)的循環(huán)校驗，生成循環(huán)校驗結(jié)果輸出到狀態(tài)控制機(jī)模 塊 104。步驟(d)當(dāng)狀態(tài)控制機(jī)模塊104檢測到循環(huán)校驗?zāi)K102對已解碼數(shù)據(jù)的循環(huán) 校驗完成時，狀態(tài)控制機(jī)模塊104關(guān)斷解碼器模塊101、輸入預(yù)處理模塊103和循環(huán)校驗?zāi)?塊102，同時狀態(tài)控制機(jī)模塊104接收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊104分 析和處理后生成控制信號，根據(jù)控制信號開啟并對偽隨機(jī)數(shù)發(fā)生器模塊108、碰撞計數(shù)器模 塊109和定時計數(shù)器模塊110進(jìn)行操作，并在操作完成后關(guān)閉偽隨機(jī)數(shù)發(fā)生器模塊108、碰 撞計數(shù)器模塊109和定時計數(shù)器模塊111 ；步驟(e)狀態(tài)控制機(jī)模塊104開啟輸出預(yù)處理模塊105和存儲器訪問控制模塊 107，狀態(tài)控制機(jī)模塊104輸出地址信號到存儲器訪問控制模塊107，并輸出待發(fā)送偽隨機(jī) 數(shù)到輸出預(yù)處理模塊。存儲器訪問控制模塊107根據(jù)地址信號通過MTP存儲器輸入輸出端 口訪問MTP存儲器，輸出待發(fā)送存儲器數(shù)據(jù)到輸出預(yù)處理模塊105步驟(f)狀態(tài)控制機(jī)模塊104開啟循環(huán)校驗碼模塊102和編碼器模塊106，輸出 預(yù)處理模塊105接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸出預(yù)處理模塊105生成待 發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)K102。循環(huán)校驗?zāi)K102完成對待發(fā)送數(shù)據(jù)的循環(huán)碼編碼，并將循 環(huán)碼編碼后的待編碼數(shù)據(jù)輸出到編碼器模塊106。編碼器模塊106完成對循環(huán)碼編碼后的 待編碼數(shù)據(jù)的編碼，輸出待調(diào)制數(shù)據(jù)到射頻模擬前端的調(diào)制電路。步驟(g):當(dāng)編碼器模塊106編碼完成后，狀態(tài)控制機(jī)模塊104關(guān)閉輸出預(yù)處理模 塊105、循環(huán)校驗?zāi)K102、存儲器訪問控制模塊107和編碼器模塊106。綜上所述，由于本發(fā)明所述數(shù)字基帶處理器的各個功能模塊被進(jìn)一步的細(xì)化，新 增加的時鐘產(chǎn)生模塊111對時鐘輸入端的時鐘信號進(jìn)行分頻產(chǎn)生各個模塊的時鐘信號，因 而可以根據(jù)各個模塊自身的性質(zhì)選擇不同的頻率，例如解碼器模塊101、編碼器模塊106、 時鐘產(chǎn)生模塊111和復(fù)位產(chǎn)生模塊112的時鐘頻率可以采用1. 28MHz，其它模塊的時鐘頻率 則可以選擇320KHz或640KHz，因此 部分模塊相對現(xiàn)有技術(shù)可以在較低的時鐘頻率下工作，因此降低了相應(yīng)模塊的功耗。相應(yīng)的，本發(fā)明的數(shù)字基帶處理器控制方法由于可以選擇性 的對各個模塊進(jìn)行開啟和關(guān)閉，同一時刻數(shù)字基帶處理器只有少數(shù)幾個模塊電路處于工作 狀態(tài)，而現(xiàn)有技術(shù)中所有模塊電路均一直處于工作狀態(tài)直到 數(shù)字基帶處理器斷電，因此本 發(fā)明的控制方法的數(shù)字基帶處理器相對現(xiàn)有技術(shù)具有更低的功耗。
本領(lǐng)域的普通技術(shù)人員將會意識到，這里所述的實施例是為了幫助讀者理解本發(fā) 明的原理，應(yīng)被理解為本發(fā)明的保護(hù)范圍并不局限于這樣的特別陳述和實施例。本領(lǐng)域的 普通技術(shù)人員可以根據(jù)本發(fā)明公開的這些技術(shù)啟示做出各種不脫離本發(fā)明實質(zhì)的其它各 種具體變形和組合，這些變形和組合仍然在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，包括狀態(tài)控制機(jī)模塊、解碼器模塊、編碼器模塊、循環(huán)校驗?zāi)K和存儲器訪問控制模塊，其特征在于，還包括輸入預(yù)處理模塊、輸出預(yù)處理模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊；所述狀態(tài)控制機(jī)模塊與輸入預(yù)處理模塊、循環(huán)校驗?zāi)K、輸出預(yù)處理模塊、存儲器訪問控制模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊直接連接，所述解碼器模塊分別與輸入預(yù)處理模塊和循環(huán)校驗?zāi)K連接，所述循環(huán)校驗?zāi)K和輸出預(yù)處理模塊和編碼器模塊連接，所述存儲器訪問控制模塊與輸出預(yù)處理模塊連接；所述解碼器模塊接收已解調(diào)數(shù)據(jù)后，經(jīng)解碼器模塊解碼，輸出已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩路，一路到輸入預(yù)處理模塊，一路到循環(huán)校驗?zāi)K；所述輸入預(yù)處理模塊完成對已解碼數(shù)據(jù)的輸入預(yù)處理，生成待處理數(shù)據(jù)和待處理命令輸出到狀態(tài)控制機(jī)模塊；同時循環(huán)校驗?zāi)K完成對已解碼數(shù)據(jù)的循環(huán)校驗后，生成循環(huán)校驗結(jié)果輸出到狀態(tài)控制機(jī)模塊；狀態(tài)控制機(jī)模塊檢測循環(huán)校驗結(jié)果并接收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊分析和處理后，生成五路控制信號分別到偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊，生成地址信號到存儲器訪問控制模塊，并輸出待發(fā)送偽隨機(jī)數(shù)到輸出預(yù)處理模塊；存儲器訪問控制模塊根據(jù)地址信號通過MTP存儲器輸入輸出接口訪問MTP存儲器并輸出待發(fā)送存儲器數(shù)據(jù)到輸出預(yù)處理模塊；所述的輸出預(yù)處理模塊接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸出預(yù)處理模塊生成待發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)K；循環(huán)校驗?zāi)K完成對待發(fā)送數(shù)據(jù)的循環(huán)碼編碼，生成待編碼數(shù)據(jù)并輸出到編碼器模塊；所述編碼器模塊完成待編碼數(shù)據(jù)的編碼，生成待調(diào)制數(shù)據(jù)并輸出到射頻模擬前端的調(diào)制電路；所述時鐘產(chǎn)生模塊對時鐘輸入端的時鐘信號進(jìn)行分頻產(chǎn)生各個模塊所需的時鐘信號，復(fù)位產(chǎn)生模塊對復(fù)位輸入端的復(fù)位信號進(jìn)行同步處理產(chǎn)生各個模塊所需的復(fù)位信號。
2.根據(jù)權(quán)利要求1所述的無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，其特征在于，所 述解碼器模塊、編碼器模塊、循環(huán)校驗?zāi)K、存儲器訪問控制模塊、輸入預(yù)處理模塊、輸出預(yù) 處理模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊或定時計數(shù)器模塊包括正邊沿門控邏輯單元。
3.根據(jù)權(quán)利要求2所述的無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，其特征在于，所 述正邊沿門控邏輯單元包括三個輸入端和一個輸出端，三個輸入端分別為使能輸入端、復(fù) 位輸入端和時鐘輸入端，輸出端為門控時鐘輸出端，使能輸入端與復(fù)位輸入端通過或門與 鎖存器的數(shù)據(jù)輸入端連接，時鐘輸入端分為兩路，一路與鎖存器的低電平有效使能輸入端 連接，另一路和鎖存器的數(shù)據(jù)輸出端同與門連接，與門的輸出端即為門控時鐘輸出端；本正 邊沿門控邏輯只有當(dāng)使能輸入端或者復(fù)位輸入端為高電平時，時鐘輸入端的時鐘信號輸出 到門控時鐘輸出端。
4.根據(jù)權(quán)利要求1所述的無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，其特征在于，所 述狀態(tài)控制機(jī)模塊包括負(fù)邊沿門控邏輯單元。
5.根據(jù)權(quán)利要求4所述的無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，其特征在于，所 述負(fù)邊沿門控邏輯單元包括三個輸入端和一個輸出端，三個輸入端分別為使能輸入端、復(fù) 位輸入端和時鐘輸入端，輸出端為門控時鐘輸出端，使能輸入端與復(fù)位輸入端通過輸入端 的或門與鎖存器的數(shù)據(jù)輸入端連接，時鐘輸入端分為兩路，一路與鎖存器的高電平有效使能輸入端連接，另一路和鎖存器的數(shù)據(jù)取反輸出端同輸出端的或門連接，輸出端的或門的 輸出端即為門控時鐘輸出端。
6.根據(jù)權(quán)利要求1所述的無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，其特征在于，所 述輸入預(yù)處理模塊包括正邊沿門控邏輯單元、再同步電路單元、串并變換單元和命令解析 單元；正邊沿門控邏輯單元的門控時鐘輸出端與再同步電路單元、串并變換單元和命令解 析單元連接用于對再同步電路單元、串并變換單元和命令解析單元進(jìn)行選擇性開啟和關(guān) 閉；所述的再同步單元接收已解碼數(shù)據(jù)，經(jīng)再同步單元生成兩路已同步數(shù)據(jù)，一路已同步數(shù) 據(jù)到串并變換單元，一路已同步數(shù)據(jù)到命令解析單元；串并變換單元對已同步數(shù)據(jù)進(jìn)行串 并變換，輸出待處理數(shù)據(jù)到狀態(tài)控制機(jī)模塊；命令解析單元對已同步數(shù)據(jù)進(jìn)行命令解析，輸 出待處理命令到狀態(tài)控制機(jī)模塊。
7.根據(jù)權(quán)利要求1所述的無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，其特征在于，所 述輸出預(yù)處理模塊包括正邊沿門控邏輯單元、輸入選擇單元和并串變換單元；正邊沿門控 邏輯單元的門控時鐘輸出端與并串變換單元連接用于對并串變換單元進(jìn)行選擇性開啟和 關(guān)閉；所述的輸入選擇單元接收待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸入選擇單元選 擇，輸出到并串變換單元，經(jīng)并串變換單元進(jìn)行并串變換輸出待發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)K 進(jìn)行循環(huán)碼編碼。
8.無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器控制方法，其特征在于，包括步驟步驟(a)復(fù)位產(chǎn)生模塊對所有模塊進(jìn)行復(fù)位后，狀態(tài)控制機(jī)模塊開啟解碼器模塊，然 后關(guān)斷狀態(tài)控制機(jī)模塊自身時鐘，狀態(tài)控制機(jī)模塊處于休眠狀態(tài)；步驟(b)解碼器模塊開始檢測已解調(diào)數(shù)據(jù)，當(dāng)檢測到有效幀數(shù)據(jù)時，解碼器模塊喚醒 狀態(tài)控制機(jī)模塊；步驟(c)狀態(tài)控制機(jī)模塊開啟輸入預(yù)處理模塊和循環(huán)校驗?zāi)K，解碼器模塊接收已 解調(diào)數(shù)據(jù)，經(jīng)解碼器模塊解碼，輸出已解碼數(shù)據(jù)，已解碼數(shù)據(jù)分兩路，一路到輸入預(yù)處理模 塊，一路到循環(huán)校驗?zāi)K；輸入預(yù)處理模塊完成對已解碼數(shù)據(jù)的輸入預(yù)處理，生成待處理數(shù) 據(jù)和待處理命令輸出到狀態(tài)控制機(jī)模塊；同時循環(huán)校驗?zāi)K完成對已解碼數(shù)據(jù)的循環(huán)校 驗，生成循環(huán)校驗結(jié)果輸出到狀態(tài)控制機(jī)模塊；步驟(d)當(dāng)狀態(tài)控制機(jī)模塊檢測到循環(huán)校驗?zāi)K對已解碼數(shù)據(jù)的循環(huán)校驗完成時， 狀態(tài)控制機(jī)模塊關(guān)斷解碼器模塊、輸入預(yù)處理模塊和循環(huán)校驗?zāi)K，同時狀態(tài)控制機(jī)模塊 接收待處理數(shù)據(jù)和待處理命令，經(jīng)狀態(tài)控制機(jī)模塊分析和處理后生成控制信號，根據(jù)控制 信號開啟并對偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊和定時計數(shù)器模塊進(jìn)行操作，并在操 作完成后關(guān)閉偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊和定時計數(shù)器模塊；步驟(e)狀態(tài)控制機(jī)模塊開啟輸出預(yù)處理模塊和存儲器訪問控制模塊，狀態(tài)控制機(jī) 模塊輸出地址信號到存儲器訪問控制模塊，并輸出待發(fā)送偽隨機(jī)數(shù)到輸出預(yù)處理模塊；存 儲器訪問控制模塊根據(jù)地址信號通過MTP存儲器輸入輸出端口訪問MTP存儲器，輸出待發(fā) 送存儲器數(shù)據(jù)到輸出預(yù)處理模塊；步驟(f)狀態(tài)控制機(jī)模塊開啟循環(huán)校驗碼模塊和編碼器模塊，輸出預(yù)處理模塊接收 待發(fā)送偽隨機(jī)數(shù)和待發(fā)送存儲器數(shù)據(jù)，經(jīng)輸出預(yù)處理模塊生成待發(fā)送數(shù)據(jù)到循環(huán)校驗?zāi)?塊；循環(huán)校驗?zāi)K完成對待發(fā)送數(shù)據(jù)的循環(huán)碼編碼，并將循環(huán)碼編碼后的待編碼數(shù)據(jù)輸出 到編碼器模塊；編碼器模塊完成對循環(huán)碼編碼后的待編碼數(shù)據(jù)的編碼，輸出待調(diào)制數(shù)據(jù)到射頻模擬前端的調(diào)制電路；步驟(g)當(dāng)編碼器模塊編碼完成后，狀態(tài)控制機(jī)模塊關(guān)閉輸出預(yù)處理模塊、循環(huán)校驗 模塊、存儲器訪問控制模塊和編碼器模塊。
全文摘要
本發(fā)明涉及無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器及其控制方法。無源超高頻電子標(biāo)簽芯片數(shù)字基帶處理器，包括狀態(tài)控制機(jī)模塊、解碼器模塊、編碼器模塊、循環(huán)校驗?zāi)K、存儲器訪問控制模塊、輸入預(yù)處理模塊、輸出預(yù)處理模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊；所述狀態(tài)控制機(jī)模塊與輸入預(yù)處理模塊、循環(huán)校驗?zāi)K、輸出預(yù)處理模塊、存儲器訪問控制模塊、偽隨機(jī)數(shù)發(fā)生器模塊、碰撞計數(shù)器模塊、定時計數(shù)器模塊、時鐘產(chǎn)生模塊和復(fù)位產(chǎn)生模塊直接連接。本發(fā)明的有益效果是可以有效的降低數(shù)字基帶處理器的功耗。
文檔編號H03M13/09GK101833638SQ20101017141
公開日2010年9月15日 申請日期2010年5月13日 優(yōu)先權(quán)日2010年5月13日
發(fā)明者何珠玉, 文光俊, 朱學(xué)勇 申請人:電子科技大學(xué)