專(zhuān)利名稱(chēng)：延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使矩形波延遲的延遲電路。
背景技術(shù)：
使矩形波延遲的延遲電路例如使用于延遲同步環(huán)電路(DLL =Delay Locked Loop(延遲鎖定環(huán)))。圖7是表示DLL的結(jié)構(gòu)的框圖。DLL具有相位比較器(Phase Detector :PD)2、電荷泵(Charge Pump) 4、電容器C、電壓控制延遲線(Voltage ControlledDelay Line :VCDL)6。矩形波的輸入信號(hào)Vin被輸入到相位比較器2和電壓控制延遲線6。電壓控制延 遲線6將延遲信號(hào)Vdl輸出到相位比較器2，該延遲信號(hào)Vdl是使Vin延遲與延遲控制信 號(hào)Vcnt相應(yīng)的量而得到的信號(hào)。相位比較器2生成由與Vin和Vdl的相位差相應(yīng)的寬度 的脈沖構(gòu)成的差信號(hào)，并輸出到電荷泵4。
電荷泵4將來(lái)自相位比較器2的差信號(hào)變換為電流，例如在差信號(hào)中的脈沖為高 (High)電平的期間生成對(duì)電容器C進(jìn)行充電的方向的電流，在脈沖為低(Low)電平的期間 生成使電容器C放電的方向的電流。電容器C對(duì)電荷泵4的輸出電流進(jìn)行積分，生成與該 積分的結(jié)果相應(yīng)的電壓(誤差信號(hào))。誤差信號(hào)作為延遲控制信號(hào)Vcnt被提供給電壓控制 延遲線6。電壓控制延遲線6由如下結(jié)構(gòu)構(gòu)成根據(jù)延遲控制信號(hào)Vcnt，多個(gè)延遲單元串聯(lián) 連接。圖8是延遲單元的電路圖。圖8所示的延遲單元具有將晶體管M01、M02設(shè)為差動(dòng)對(duì) 的差動(dòng)放大電路。前級(jí)單元的差動(dòng)輸出作為向差動(dòng)對(duì)輸入的輸入信號(hào)Vein而被輸入。在晶 體管M01、M02上分別連接作為負(fù)載電阻而發(fā)揮功能的晶體管M03、M04。晶體管M03、M04使 用于三極管區(qū)域，它們的導(dǎo)通電阻Ron是通過(guò)施加到柵極的延遲控制信號(hào)Vcnt來(lái)控制的。 當(dāng)將延遲單元的輸出端子與接地端之間的電容設(shè)為Ct時(shí)，差動(dòng)放大電路的輸出信號(hào)Vcout 中產(chǎn)生與由Ron和Ct構(gòu)成的RC電路的時(shí)間常數(shù)τ ( = R0n -Ct)相應(yīng)的延遲。例如，在晶 體管M03、M04為ρ溝道MOS晶體管的情況下，當(dāng)電壓Vcnt在正區(qū)域中變大時(shí)導(dǎo)通電阻Ron 也增加，τ增加的結(jié)果是，電壓控制延遲線6的延遲時(shí)間變長(zhǎng)。專(zhuān)利文獻(xiàn)1 日本特開(kāi)2008-136031號(hào)公報(bào)

發(fā)明內(nèi)容
發(fā)明要解決的問(wèn)題在上述以往的電壓控制延遲線6中，在輸入信號(hào)Vin中包含有噪聲脈沖的情 況下，在其延遲信號(hào)Vdl中也有可能產(chǎn)生噪聲脈沖。例如說(shuō)明將頻率調(diào)制(Frequency Modulation :FM)信號(hào)變換為與其振動(dòng)同步的脈沖信號(hào)的情況。當(dāng)根據(jù)設(shè)定于振幅中心的 閾值來(lái)對(duì)圖9的(a)所示的沒(méi)有包含噪聲的FM信號(hào)10進(jìn)行二值化處理時(shí)，如圖9的(b)所 示那樣生成在FM信號(hào)10的每個(gè)半周期處高電平和低電平切換的脈沖信號(hào)12。與此相對(duì)， 當(dāng)對(duì)在原來(lái)的FM信號(hào)10的波形中疊加噪聲成分16而成的如圖10的(a)所示的FM信號(hào)14進(jìn)行二值化處理時(shí)，如圖10的(b)所示，在原來(lái)的FM信號(hào)10與閾值交叉的時(shí)刻附近有 可能產(chǎn)生由噪聲成分16引起的寬度小的脈沖(噪聲脈沖18)。當(dāng)將帶有該噪聲脈沖18的 脈沖信號(hào)20與圖9的(b)的脈沖信號(hào)12進(jìn)行比較時(shí)，脈沖信號(hào)20成為在時(shí)間軸方向上波 動(dòng)的狀態(tài)。當(dāng)將該脈沖信號(hào)20輸入到以往的電壓控制延遲線6時(shí)，在作為其輸出信號(hào)的被 延遲的脈沖信號(hào)中也出現(xiàn)噪聲脈沖，從而成為波動(dòng)的狀態(tài)。由于存在該噪聲脈沖，在針對(duì)被 延遲的脈沖信號(hào)進(jìn)行的后續(xù)信號(hào)處理中導(dǎo)致抖動(dòng)(jitter)，從而存在如下問(wèn)題導(dǎo)致信號(hào) 處理的精確度和可靠性降低。圖11是用于說(shuō)明使用了以往的電壓控制延遲線6的DLL中的問(wèn)題點(diǎn)的信號(hào)波形 的示意圖。圖11的(a)表示輸入信號(hào)Vin。該Vin為帶有噪聲脈沖18的脈沖信號(hào)20。圖 11的(b)表示電壓控制延遲線6所輸出的延遲信號(hào)Vdl。如上所述，在Vdl的信號(hào)電平切 換(上升沿、下降沿)的部分與噪聲脈沖18對(duì)應(yīng)地出現(xiàn)以短周期切換的噪聲脈沖22。相 位比較器2輸出以Vin與Vdl的異或表示的信號(hào)來(lái)作為與Vin 和Vdl的相位差相應(yīng)的信號(hào) Vpd0圖11的(c)表示相對(duì)于來(lái)自該相位比較器2的信號(hào)Vpd的電荷泵4的輸出電流Icp。 在電流Icp中出現(xiàn)與噪聲脈沖18、22的波形對(duì)應(yīng)的噪聲脈沖24、26。電容器C對(duì)電流Icp 進(jìn)行積分，生成延遲控制信號(hào)Vent。圖11的(d)表示延遲控制信號(hào)Vcnt的變化。在電荷 泵4的輸出電流Icp的方向?yàn)槌潆姺较虻钠陂g，Vcnt上升(波形28)，在Icp的方向?yàn)榉烹?方向的期間，Vcnt下降(波形30)。在此，在噪聲脈沖24、26期間，充電和放電大致相抵消， 其結(jié)果，Vcnt成為大致平坦的波形32、34。在該Vcnt成為平坦的波形的期間，電壓控制延 遲線6的延遲量不發(fā)生變化，存在如下問(wèn)題產(chǎn)生DLL的環(huán)控制不起作用的不靈敏區(qū)。另外，在將Vin設(shè)為FM信號(hào)的情況下，能夠根據(jù)Vcnt來(lái)得到該FM信號(hào)的解調(diào)信 號(hào)。在這種情況下，由于存在由上述噪聲脈沖引起的平坦期間，導(dǎo)致解調(diào)信號(hào)的增益降低， 從而存在S/N比降低這種問(wèn)題。本發(fā)明是為了解決上述問(wèn)題點(diǎn)而完成的，目的在于提供一種降低由噪聲脈沖引起 的延遲量波動(dòng)的延遲電路，進(jìn)而實(shí)現(xiàn)DLL的精確度和可靠性的提高以及使用了 DLL的FM解 調(diào)器的S/N比的提高。用于解決問(wèn)題的方案本發(fā)明所涉及的延遲電路針對(duì)輸入信號(hào)中的兩個(gè)電平相互之間的切換，延遲輸出 信號(hào)的電平，在上述輸出信號(hào)為與上述輸入信號(hào)的第一輸入電平對(duì)應(yīng)的第一輸出電平的期 間，根據(jù)上述輸入信號(hào)為第二輸入電平的期間的累積值來(lái)增加規(guī)定的評(píng)價(jià)對(duì)象量，當(dāng)上述 評(píng)價(jià)對(duì)象量超過(guò)規(guī)定的上側(cè)閾值時(shí)將上述輸出信號(hào)從上述第一輸出電平切換為與上述第 二輸入電平對(duì)應(yīng)的第二輸出電平，另一方面，在上述輸出信號(hào)為上述第二輸出電平的期間， 根據(jù)上述輸入信號(hào)為第一輸入電平的期間的累積值來(lái)減少上述評(píng)價(jià)對(duì)象量，當(dāng)上述評(píng)價(jià)對(duì) 象量超過(guò)設(shè)定為低于上述上側(cè)閾值的下側(cè)閾值時(shí)，將上述輸出信號(hào)從上述第二輸出電平切 換為上述第一輸出電平。發(fā)明的效果根據(jù)本發(fā)明，提供一種降低由噪聲脈沖引起的延遲量波動(dòng)的延遲電路。


圖1是表示作為本發(fā)明的實(shí)施方式的FM解調(diào)器的概要結(jié)構(gòu)的框圖。
圖2是相位比較器以及電荷泵的概要電路圖。圖3是說(shuō)明本發(fā)明的實(shí)施方式中的DLL的動(dòng)作的信號(hào)波形的示意圖。圖4是表示本發(fā)明所涉及的延遲電路的概要電路圖。圖5是用于說(shuō)明圖4的延遲電路的動(dòng)作的示意性的信號(hào)波形圖。圖6是表示本發(fā)明所涉及的延遲電路的其它結(jié)構(gòu)的概要電路圖。圖7是表示以往的DLL的結(jié)構(gòu)的框圖。圖8是構(gòu)成以往的電壓控制延遲線的延遲單元的電路圖。圖9是表示不包含噪聲的FM信號(hào)以及對(duì)該信號(hào)進(jìn)行二值化處理而得到的波形的 示意圖。圖10是表示疊加了噪聲的FM信號(hào)以及對(duì)該信號(hào)進(jìn)行二值化處理而得到的波形的 示意圖。圖11是用于說(shuō)明使用了以往的電壓控制延遲線的DLL中的問(wèn)題點(diǎn)的信號(hào)波形的 示意圖。附圖標(biāo)記說(shuō)明50 :FM解調(diào)器；52 波形變換電路；54 =DLL ；56 相位比較器；58 電荷泵；60 延遲 部；70、72、74、124 差動(dòng)對(duì)；100 延遲電路；102 施密特(Schmitt)比較器；104 充放電電 路；106U28U30 反相器；122 充放電電路；126 電流鏡電路。
具體實(shí)施例方式下面，根據(jù)附圖來(lái)說(shuō)明作為本發(fā)明的實(shí)施方式(以下稱(chēng)為實(shí)施方式)的延遲電路、 DLL以及FM解調(diào)器。圖1是表示作為本發(fā)明的實(shí)施方式的FM解調(diào)器50的概要結(jié)構(gòu)的框 圖。FM解調(diào)器50具有波形變換電路52、DLL 54。DLL 54是本發(fā)明所涉及的延遲同步環(huán)電 路的實(shí)施方式，具有相位比較器56、電荷泵58、電容器C、延遲部60。將模擬信號(hào)的FM信號(hào)Vfm輸入到波形變換電路52，波形變換電路52生成對(duì)該模 擬信號(hào)的FM信號(hào)Vfm的振動(dòng)進(jìn)行二值化處理而得到的脈沖信號(hào)Vsq。例如，波形變換電路 52由將FM信號(hào)Vfm的振幅中心電平作為閾值的比較器構(gòu)成，在Vfm小于閾值的期間輸出低 電平，另一方面，在Vfm大于等于閾值的期間輸出高電平。脈沖信號(hào)Vsq成為DLL 54的輸 入信號(hào)。輸入到DLL 54的輸入信號(hào)、即脈沖信號(hào)Vsq被輸入到相位比較器56和延遲部60。 延遲部60將延遲信號(hào)Vdl輸出到相位比較器56，該延遲信號(hào)Vdl是使Vsq延遲與延遲控制 信號(hào)Vcnt相應(yīng)的量而得到的信號(hào)。相位比較器56生成由與Vsq和Vdl的相位差相應(yīng)的寬 度的脈沖構(gòu)成的差信號(hào)，并輸出到電荷泵58。電荷泵58和電容器C構(gòu)成環(huán)路濾波器(loop filter)，該環(huán)路濾波器根據(jù)相位比 較器56的輸出來(lái)生成向延遲部60輸入的控制信號(hào)(延遲控制信號(hào)Vent)。電荷泵58將來(lái) 自相位比較器56的相位比較結(jié)果信號(hào)變換為電流，例如，在差信號(hào)中的脈沖為高電平的期 間生成對(duì)電容器C進(jìn)行充電的方向的電流，在脈沖為低電平的期間生成使電容器C放電的 方向的電流。電容器C對(duì)電荷泵58的輸出電流進(jìn)行積分，生成與該積分的結(jié)果相應(yīng)的電壓 (誤差信號(hào))。該誤差信號(hào)作為延遲控制信號(hào)Vcnt被提供給延遲部60。DLL 54通過(guò)反饋控制來(lái)與被頻率調(diào)制的脈沖信號(hào)Vsq同步地進(jìn)行動(dòng)作。其結(jié)果，
5向DLL 54中的延遲部60輸入的延遲控制信號(hào)Vcnt具有與Vsq的頻率偏移量相應(yīng)的電壓， FM解調(diào)器50將該Vcnt作為FM信號(hào)Vfm的解調(diào)信號(hào)Vdemo來(lái)輸出。圖2是相位比較器56和電荷泵58的概要電路圖。脈沖信號(hào)Vsq和延遲信號(hào)Vdl 被輸入到相位比較器56，相位比較器56將它們的相位進(jìn)行比較，將與相位差相應(yīng)的差信號(hào) 輸出到電荷泵58。電荷泵58生成并輸出與差信號(hào)相應(yīng)的電流。相位比較器56由吉爾伯特單元(Gilbert cell)型混頻(mixer)電路構(gòu)成。該電 路為雙平衡型乘法電路，具有差動(dòng)對(duì)70、差動(dòng)對(duì)72以及差動(dòng)對(duì)74，該差動(dòng)對(duì)70由各自的源 極共同連接在恒定電流源IO上的η溝道MOS晶體管Ml、M2構(gòu)成，該差動(dòng)對(duì)72由各自的源 極共同連接在晶體管Ml的漏極上的η溝道MOS晶體管Μ3、Μ4構(gòu)成，該差動(dòng)對(duì)74由各自的 源極共同連接在晶體管Μ2的漏極上的η溝道MOS晶體管Μ5、Μ6構(gòu)成。例如，差動(dòng)對(duì)70以 差動(dòng)信號(hào)的形式將脈沖信號(hào)Vsq輸入到晶體管Ml、M2的柵極，差動(dòng)對(duì)72、74以差動(dòng)信號(hào)的 形式將延遲信號(hào)Vdl輸入到晶體管M3、M6的柵極和晶體管M4、M5的柵極。相位比較器56生成與Vsq和Vdl的積相應(yīng)的信號(hào)，將該信號(hào)作為差信號(hào)輸出到電 荷泵58。具體地說(shuō)，在施加到晶體管Ml的柵極的Vsq的高/低電平和施加到晶體管M3、M6 的柵極的Vdl的高/低電平的組合(Vsq、Vdl)為(高電平、高電平)以及(低電平、低電 平)的情況下，在共同連接在晶體管M3、M5各自的漏極上的ρ溝道MOS晶體管M7中流過(guò)電 流10，另一方面，在組合(Vsq、Vdl)為(高電平、低電平)以及(低電平、高電平)的情況 下，在共同連接在晶體管M4、M6各自的漏極上的ρ溝道MOS晶體管M8中流過(guò)電流10。流 過(guò)這些晶體管M7、M8的電流(或者這些柵極電位)構(gòu)成差信號(hào)。
電荷泵58具有晶體管M9、晶體管MlO以及由晶體管M11、M12構(gòu)成的電流鏡電路， 該晶體管M9與晶體管M7成對(duì)來(lái)構(gòu)成電流鏡電路，該晶體管MlO與晶體管M8成對(duì)來(lái)構(gòu)成電 流鏡電路。流過(guò)晶體管M8的電流被復(fù)制到晶體管M10，該電流流向電荷泵58的輸出端子 Ncp。晶體管M9的溝道和晶體管Mll的溝道串聯(lián)連接，晶體管M3的電流在由晶體管M7與 晶體管M9構(gòu)成的電流鏡電路和由晶體管Ml 1與晶體管M12構(gòu)成的電流鏡電路中折回，晶體 管M8的電流被復(fù)制到晶體管M12。晶體管M12產(chǎn)生從輸出端子Ncp流向晶體管M12的方向 的電流。圖3是說(shuō)明DLL 54的動(dòng)作的信號(hào)波形的示意圖。圖3的(a)表示脈沖信號(hào)Vsq。 該Vsq表示帶有噪聲脈沖80、82的脈沖信號(hào)。圖3的(b)表示延遲信號(hào)Vdl。如后面所敘 述的那樣，從Vdl的信號(hào)電平的切換(上升沿、下降沿)部分去除與噪聲脈沖80、82對(duì)應(yīng)的 噪聲脈沖。圖3的(c)表示電荷泵58的輸出電流Icp。在(Vsq、Vdl)為(高電平、高電平) 以及(低電平、低電平)的情況下，Icp為正電流，向?qū)﹄娙萜鰿進(jìn)行充電的方向流動(dòng)，另一 方面，在(Vsq、Vdl)為(高電平、低電平)以及(低電平、高電平)的情況下，Icp為負(fù)電流， 向使電容器C放電的方向流動(dòng)。此外，將兩種狀態(tài)下的Icp的絕對(duì)值設(shè)定為基本上相等。電容器C對(duì)電流Icp進(jìn)行積分，生成延遲控制信號(hào)Vent。圖3的(d)表示延遲控 制信號(hào)Vcnt的變化。在電荷泵58的輸出電流Icp為正的期間Vcnt上升(波形90)，在Icp 為負(fù)的期間Vcnt下降(波形92)。延遲部60使用本發(fā)明所涉及的延遲電路100來(lái)構(gòu)成。延遲電路100是針對(duì)其輸入 信號(hào)Vdi中的兩個(gè)電平、即高電平和低電平相互之間的切換使其輸出信號(hào)Vdo的電平延遲切換的延遲電路。還能夠?qū)⒀舆t電路100設(shè)為對(duì)使輸入信號(hào)Vdi延遲得到的信號(hào)進(jìn)行反相 來(lái)輸出的結(jié)構(gòu)，但是在此設(shè)為不進(jìn)行該反相而簡(jiǎn)單地使輸入信號(hào)Vdi延遲來(lái)輸出的結(jié)構(gòu)。在簡(jiǎn)單地延遲的該結(jié)構(gòu)中，將低電平作為輸出信號(hào)Vdo的第一輸出電平與輸入信號(hào)Vdi的低電平(第一輸入電平)相對(duì)應(yīng)，將高電平作為輸出信號(hào)Vdo的第二輸出電平與 輸入信號(hào)Vdi的高電平(第二輸入電平)相對(duì)應(yīng)。在輸出信號(hào)Vdo為低電平的期間，延遲 電路100與輸入信號(hào)Vdi為高電平的期間的累積值相應(yīng)地增加規(guī)定的評(píng)價(jià)對(duì)象量Es，當(dāng)該 評(píng)價(jià)對(duì)象量Es超過(guò)規(guī)定的上側(cè)閾值Vthl時(shí)將輸出信號(hào)Vdo從低電平切換為高電平。另一 方面，在輸出信號(hào)Vdo為高電平的期間，延遲電路100與輸入信號(hào)Vdi為低電平的期間的累 積值相應(yīng)地減少評(píng)價(jià)對(duì)象量Es，當(dāng)評(píng)價(jià)對(duì)象量Es低于設(shè)定為低于上側(cè)閾值Vthl的下側(cè)閾 值Vth2時(shí)，將輸出信號(hào)Vdo從高電平切換為低電平。圖4是表示作為本發(fā)明的延遲電路的實(shí)施方式的延遲電路100的概要電路圖。在 延遲電路100中，作為輸入信號(hào)Vdi而輸入脈沖信號(hào)Vsq，作為輸出信號(hào)Vdo而輸出延遲信 號(hào)Vdl。該延遲電路100具有施密特比較器102 (施密特觸發(fā)(Schmitt trigger)型比較 器)、電容器Cst以及充放電電路104。電容器Cst根據(jù)輸入信號(hào)Vdi被充放電電路104進(jìn)行充放電，產(chǎn)生與充電量相應(yīng) 的電壓Vst。該電壓Vst成為延遲電路100中的評(píng)價(jià)對(duì)象量Es。將電壓Vst視為施密特比 較器102的輸入電壓。從后述的動(dòng)作可知，延遲電路100產(chǎn)生與電容器Cst進(jìn)行充放電所 需的時(shí)間相應(yīng)的延遲。施密特比較器102對(duì)輸入電壓Vst設(shè)定上側(cè)閾值Vthl和下側(cè)閾值Vth2，當(dāng)Vst 超過(guò)上側(cè)閾值Vthl時(shí)，將輸出信號(hào)Vdo從低電平切換為高電平，當(dāng)Vst低于下側(cè)閾值Vth2 時(shí)，將輸出信號(hào)Vdo從高電平切換為低電平。充放電電路104從對(duì)電容器Cst進(jìn)行充電的充電電流以及使電容器Cst放電的放 電電流中選擇其一來(lái)輸出。具體地說(shuō)，充放電電路104在輸出信號(hào)Vdo為低電平并且輸入 信號(hào)Vdi為高電平期間選擇性地輸出充電電流，在輸出信號(hào)Vdo為高電平并且輸入信號(hào)Vdi 為低電平期間選擇性地輸出放電電流。圖4示出的充放電電路104具有電流源II、12、開(kāi)關(guān)SWl SW3以及反相器106。 電流源11設(shè)置于正電壓Vdd與電容器Cst之間，生成充電電流。另一方面，電流源12設(shè)置 于接地電位GND與電容器Cst之間，生成放電電流。開(kāi)關(guān)SW3是選擇將電流源Il和電流源12中的哪一個(gè)連接到電容器Cst的開(kāi)關(guān) (充放電選擇開(kāi)關(guān))。開(kāi)關(guān)SW3被輸出信號(hào)Vdo所控制，當(dāng)輸出信號(hào)Vdo為低電平時(shí)選擇電 流源II，另一方面，當(dāng)輸出信號(hào)Vdo為高電平時(shí)選擇電流源12。開(kāi)關(guān)SWl串聯(lián)連接在電流源Il與開(kāi)關(guān)SW3之間，開(kāi)關(guān)SWl是在輸入信號(hào)Vdi為高 電平的期間選擇性地成為接通狀態(tài)的開(kāi)關(guān)(充電控制開(kāi)關(guān))。例如，開(kāi)關(guān)SWl能夠由將輸入 信號(hào)Vdi施加到柵極的η溝道MOS晶體管構(gòu)成。開(kāi)關(guān)SW2串聯(lián)連接在電流源12與開(kāi)關(guān)SW3之間，開(kāi)關(guān)SW2是在輸入信號(hào)Vdi為低 電平的期間選擇性地成為接通狀態(tài)的開(kāi)關(guān)(放電控制開(kāi)關(guān))。開(kāi)關(guān)SW2與開(kāi)關(guān)SWl同樣地， 由η溝道MOS晶體管構(gòu)成，通過(guò)反相器106反相后的輸入信號(hào)Vdi被施加到開(kāi)關(guān)SW2的柵 極，與開(kāi)關(guān)SWl互補(bǔ)地控制開(kāi)關(guān)SW2的接通/斷開(kāi)狀態(tài)。圖5是用于說(shuō)明延遲電路100的動(dòng)作的示意性的信號(hào)波形圖。圖5的(a)是輸入信號(hào)Vsq(Vdi)的波形，表示脈沖110是不帶有噪聲脈沖80、82的理想的波形的情況。針對(duì)該波形，實(shí)際上，在輸入信號(hào)Vsq中，在其信號(hào)電平的切換(上升沿、下降沿)部分有可能帶 有噪聲脈沖80、82。圖5的(b)表示帶有該噪聲脈沖80、82的輸入信號(hào)Vsq的脈沖IlOa的 示意性的波形。圖5的(c)表示電容器Cst的電壓Vst的信號(hào)波形，利用實(shí)線112表示Vst相對(duì) 于圖5的(b)的輸入信號(hào)的變化，利用虛線114表示Vst相對(duì)于圖5的(a)的輸入信號(hào)的 變化。圖5的(d)表示施密特比較器102的輸出信號(hào)Vdl (Vdo)的波形。按照時(shí)間經(jīng)過(guò)來(lái)按順序說(shuō)明在圖5的(a)所示的理想的輸入信號(hào)Vsq中從低電平 變化為高電平、并且之后從高電平變化為低電平的過(guò)程中的延遲電路100的動(dòng)作。在Vsq和Vdl為低電平的狀態(tài)下(例如，時(shí)刻t0)，開(kāi)關(guān)SW3選擇電流源II，并且 開(kāi)關(guān)SWl處于斷開(kāi)狀態(tài)。在這種狀態(tài)下，在電容器Cst中不流動(dòng)充電電流和放電電流，Vst 基本上不變化。接著，當(dāng)經(jīng)過(guò)圖5的(a)示出的輸入信號(hào)Vsq的上升沿的時(shí)刻tl時(shí)，對(duì)于理想的 脈沖110，開(kāi)關(guān)SWl保持接通狀態(tài)。于是，電容器Cst被充電而Vst上升，當(dāng)Vst超過(guò)上側(cè) 閾值Vthl時(shí)(時(shí)刻t2)，施密特比較器102切換狀態(tài)，輸出信號(hào)Vdl成為高電平。另一方 面，具有噪聲脈沖的輸入信號(hào)Vsq在跨越時(shí)刻tl的期間產(chǎn)生噪聲脈沖80。在產(chǎn)生該噪聲脈 沖80的期間中的成為高電平的期間，開(kāi)關(guān)SWl成為接通狀態(tài)，在電容器Cst中流過(guò)充電電 流而Vst上升，但是在產(chǎn)生噪聲脈沖80的期間中的成為低電平的期間，電容器Cst不進(jìn)行 充放電而Vst停止上升。其結(jié)果，由于噪聲脈沖80的開(kāi)始而Vst在時(shí)刻tl之前開(kāi)始上升， 但是該上升變得比較緩慢。例如，在通過(guò)波形變換電路52從FM信號(hào)Vin生成的脈沖信號(hào) Vsq中，噪聲脈沖80的產(chǎn)生期間中的占空比大約為50%，Vst達(dá)到上側(cè)閾值Vthl的時(shí)刻成 為與理想的Vsq的情況大致相同。也就是說(shuō)，實(shí)線112的信號(hào)達(dá)到上側(cè)閾值Vthl的時(shí)刻與 虛線114的信號(hào)達(dá)到上側(cè)閾值Vthl的時(shí)刻的差與噪聲脈沖80的產(chǎn)生期間相比縮小，由此 抑制由噪聲脈沖80引起的輸出信號(hào)Vdl的上升沿時(shí)刻的波動(dòng)。當(dāng)Vst超過(guò)Vthl而Vdl被切換為高電平時(shí)，開(kāi)關(guān)SW3選擇電流源12。在Vsq和 Vdl為高電平的狀態(tài)下(例如，時(shí)刻t3)，開(kāi)關(guān)SW3選擇電流源12，并且開(kāi)關(guān)SW2處于斷開(kāi)狀 態(tài)。在這種狀態(tài)下，在電容器Cst中不流動(dòng)充電電流和放電電流，Vst基本上不變化。接著，當(dāng)經(jīng)過(guò)圖5的(a)示出的輸入信號(hào)Vsq的下降沿時(shí)刻t4時(shí)，對(duì)于理想的脈 沖110，開(kāi)關(guān)SW2保持接通狀態(tài)。于是，電容器Cst被放電而Vst比較快地下降，當(dāng)Vst低于 下側(cè)閾值Vth2時(shí)(時(shí)刻t5)，施密特比較器102切換狀態(tài)，輸出信號(hào)Vdl成為低電平。另一 方面，具有噪聲脈沖的輸入信號(hào)Vsq在跨越時(shí)刻t4的期間產(chǎn)生噪聲脈沖82。在產(chǎn)生該噪聲 脈沖82的期間中的成為低電平的期間，開(kāi)關(guān)S W2成為接通狀態(tài)，在電容器Cst中流動(dòng)放電 電流而Vst下降，但是在產(chǎn)生噪聲脈沖82的期間中的成為高電平的期間，電容器Cst不進(jìn) 行充放電而Vst停止下降。其結(jié)果，由于噪聲脈沖82的開(kāi)始而Vst在時(shí)刻t4之前開(kāi)始下 降，但是該下降變得比較緩慢。例如，在通過(guò)波形變換電路52從FM信號(hào)Vin生成的脈沖信 號(hào)Vsq中，噪聲脈沖82的產(chǎn)生期間中的占空比大約為50%，Vst達(dá)到下側(cè)閾值Vth2的時(shí)刻 成為與理想的Vsq的情況大致相同。也就是說(shuō)，實(shí)線112的信號(hào)達(dá)到下側(cè)閾值Vth2的時(shí)刻 與虛線114的信號(hào)達(dá)到下側(cè)閾值Vth2的時(shí)刻的差與噪聲脈沖82的產(chǎn)生期間相比縮小，由 此抑制由噪聲脈沖82引起的輸出信號(hào)Vdl的下降沿時(shí)刻的波動(dòng)。
通過(guò)上述延遲電路100的動(dòng)作，從延遲信號(hào)Vdl的信號(hào)電平的切換(上升沿、下降 沿)部分去除與噪聲脈沖80、82對(duì)應(yīng)的噪聲脈沖(參照?qǐng)D3的(b))。另外，抑制由噪聲脈 沖80、82引起的輸出信號(hào)Vdl的切換時(shí)刻的波動(dòng)。將電流源II、12設(shè)為可變電流源，根據(jù)延遲控制信號(hào)Vcnt來(lái)改變其供給電流量， 由此能夠控制延遲電路100中的延遲時(shí)間。利用根據(jù)相位比較器56的相位比較結(jié)果來(lái)生 成的延遲控制信號(hào)Vcnt，以延遲信號(hào)Vdl相對(duì)于脈沖信號(hào)Vsq的相位差保持為90°的方式 對(duì)延遲時(shí)間進(jìn)行反饋控制。
從延遲信號(hào)Vdl去除與噪聲脈沖80、82對(duì)應(yīng)的噪聲脈沖，因此在與延遲信號(hào)Vdl 的切換(時(shí)刻t2、t5)同步的電流Icp從正反轉(zhuǎn)為負(fù)時(shí)，抑制發(fā)生電流Icp以短周期反轉(zhuǎn) (圖11的(c)中的噪聲脈沖26)的情形。其結(jié)果，在延遲控制信號(hào)Vcnt的上升(圖3的 (d)的波形90)與下降(圖3的(d)的波形92)之間不容易產(chǎn)生平坦的期間(圖11的(d) 中的波形34)，從而抑制產(chǎn)生DLL 54的環(huán)控制的不靈敏區(qū)，另外，實(shí)現(xiàn)FM解調(diào)器50的解調(diào) 信號(hào)Vdemo的S/N比的提高。在上述DLL 54的結(jié)構(gòu)中，脈沖信號(hào)Vsq的信號(hào)電平切換時(shí)的與噪聲脈沖80、82對(duì) 應(yīng)的噪聲脈沖84殘留于電流Icp中(圖3的(C))。如果將如下的延遲電路設(shè)置于波形變 換電路52或者相位比較器56的后級(jí)則能夠去除該噪聲脈沖84 是與設(shè)置于延遲部60中的 延遲電路100相同的延遲電路，并且延遲量固定。由此，抑制產(chǎn)生延遲控制信號(hào)Vcnt的下 降與上升之間的平坦的期間，更適合抑制上述DLL 54的環(huán)控制的不靈敏區(qū)以及提高FM解 調(diào)器50的解調(diào)信號(hào)Vdemo的S/N比。此外，也可以將延遲部60設(shè)為將延遲電路100與例如以往的電壓控制延遲線6那 樣的其它延遲電路串聯(lián)連接而成的結(jié)構(gòu)。在這種情況下，還能夠設(shè)為如下電路使延遲電路 100的延遲量固定，根據(jù)延遲控制信號(hào)Vcnt來(lái)能夠控制其它延遲電路的延遲量。圖6是表示本發(fā)明所涉及的延遲電路的其它結(jié)構(gòu)的概要結(jié)構(gòu)圖。圖6的延遲電路 120與圖4的延遲電路100不同之處在于，代替充放電電路104而具有充放電電路122。充 放電電路122使用差動(dòng)對(duì)124、電流鏡電路126、電流源13、開(kāi)關(guān)SW4、SW5以及反相器128、 130構(gòu)成，該差動(dòng)對(duì)124由η溝道MOS晶體管Μ20、Μ21構(gòu)成，該電流鏡電路126由晶體管 Μ22、Μ23構(gòu)成。晶體管Μ20、Μ21各自的源極經(jīng)由開(kāi)關(guān)SW5與電流源13相連接。晶體管Μ20 的電流在電流鏡電路126中折回，晶體管Μ20的電流被視為向電容器Cst充電的充電電流。 另一方面，晶體管Μ21的電流被視為使電容器Cst放電的放電電流。利用根據(jù)輸入信號(hào)Vdi控制的開(kāi)關(guān)SW5來(lái)接通/斷開(kāi)從電流源13向差動(dòng)對(duì)124 提供的電流。例如，開(kāi)關(guān)SW5由η溝道MOS晶體管構(gòu)成。在輸出信號(hào)Vdo為低電平時(shí)，對(duì)開(kāi)關(guān) SW5的柵極以原來(lái)的極性施加輸入信號(hào)Vdi。另一方面，在輸出信號(hào)Vdo為高電平時(shí)，將通 過(guò)反相器130反相后的輸入信號(hào)Vdi施加到開(kāi)關(guān)SW5。根據(jù)輸出信號(hào)Vdo控制的開(kāi)關(guān)SW4 用于切換將輸入信號(hào)Vdi不反相而施加到開(kāi)關(guān)SW5、還是將輸入信號(hào)Vdi反相后施加到開(kāi)關(guān) SW5。
權(quán)利要求
一種延遲電路，對(duì)于輸入信號(hào)中的兩個(gè)電平相互之間的切換，將輸出信號(hào)的電平延遲切換，其特征在于，在上述輸出信號(hào)為與上述輸入信號(hào)的第一輸入電平對(duì)應(yīng)的第一輸出電平的期間，與上述輸入信號(hào)為第二輸入電平的期間的累積值相應(yīng)地增加規(guī)定的評(píng)價(jià)對(duì)象量，當(dāng)上述評(píng)價(jià)對(duì)象量超過(guò)規(guī)定的上側(cè)閾值時(shí)將上述輸出信號(hào)從上述第一輸出電平切換為與上述第二輸入電平對(duì)應(yīng)的第二輸出電平，另一方面，在上述輸出信號(hào)為上述第二輸出電平的期間，與上述輸入信號(hào)為第一輸入電平的期間的累積值相應(yīng)地減少上述評(píng)價(jià)對(duì)象量，當(dāng)上述評(píng)價(jià)對(duì)象量低于設(shè)定為低于上述上側(cè)閾值的下側(cè)閾值時(shí)，將上述輸出信號(hào)從上述第二輸出電平切換為上述第一輸出電平。
2.根據(jù)權(quán)利要求1所述的延遲電路，其特征在于，具有施密特觸發(fā)型比較器，其對(duì)所輸入的電壓設(shè)定上述上側(cè)閾值和上述下側(cè)閾值，輸出上 述輸出信號(hào)；電容器，其將與充電量相應(yīng)的電壓輸入到上述施密特觸發(fā)型比較器；以及充放電電路，其從對(duì)上述電容器進(jìn)行充電的充電電流和使上述電容器放電的放電電流 中選擇其一來(lái)輸出，其中，上述充放電電路在上述輸出信號(hào)為上述第一輸出電平并且上述輸入信號(hào)為上述 第二輸入電平的期間選擇性地輸出上述充電電流，上述充放電電路在上述輸出信號(hào)為上述第二輸出電平并且上述輸入信號(hào)為上述第一 輸入電平的期間選擇性地輸出上述放電電流。
3.根據(jù)權(quán)利要求2所述的延遲電路，其特征在于，上述充放電電路具有充電電流源，其生成上述充電電流；放電電流源，其生成上述放電電流；充放電選擇開(kāi)關(guān)，其設(shè)置于上述充電電流源以及上述放電電流源與上述電容器之間， 在上述輸出信號(hào)為上述第一輸出電平的期間將上述充電電流源與上述電容器進(jìn)行連接，在 上述輸出信號(hào)為上述第二輸出電平的期間將上述放電電流源與上述電容器進(jìn)行連接；充電控制開(kāi)關(guān)，其在上述充電電流源與上述充放電選擇開(kāi)關(guān)之間串聯(lián)連接，在上述輸 入信號(hào)為上述第二輸入電平的期間選擇性地成為接通狀態(tài)；以及放電控制開(kāi)關(guān)，其在上述放電電流源與上述充放電選擇開(kāi)關(guān)之間串聯(lián)連接，在上述輸 入信號(hào)為上述第一輸入電平的期間選擇性地成為接通狀態(tài)。
全文摘要
在被輸入矩形波的延遲電路中，如果在輸入信號(hào)中存在噪聲脈沖，則產(chǎn)生輸出信號(hào)的抖動(dòng)。根據(jù)來(lái)自施密特比較器(102)的輸出信號(hào)Vdo來(lái)控制開(kāi)關(guān)(SW3)，選擇提供對(duì)電容器(Cst)進(jìn)行充電的充電電流的電流源(I1)和提供使電容器(Cst)進(jìn)行放電的放電電流的電流源(I2)中的某一個(gè)。通過(guò)根據(jù)輸入信號(hào)Vdi來(lái)控制開(kāi)關(guān)(SW1、SW2)，來(lái)接通/斷開(kāi)來(lái)自所選擇的電流源的電流供給。施密特比較器(102)根據(jù)電容器(Cst)的電壓Vst來(lái)切換Vdo。在Vdi上升時(shí)，在Vdi的高電平期間向電容器(Cst)提供充電電流，在Vdi下降時(shí)，在Vdi的低電平期間向電容器(Cst)提供放電電流。
文檔編號(hào)H03K5/13GK101888226SQ201010175140
公開(kāi)日2010年11月17日 申請(qǐng)日期2010年5月14日 優(yōu)先權(quán)日2009年5月14日
發(fā)明者栗原信二 申請(qǐng)人:三洋電機(jī)株式會(huì)社;三洋半導(dǎo)體株式會(huì)社