專利名稱：電壓控制振蕩器、分頻器以及其中電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明 涉及電壓控制振蕩器(voltage controlled oscillator,VC0)以及分頻器 (frequency divider)，尤其涉及多相位電壓控制振蕩器(multi-phase VC0)、分頻器。
背景技術(shù)：
電壓控制振蕩器(或稱VC0)為一種電子振蕩器，所提供的振蕩頻率由一電壓輸 入(voltage input)控制。振蕩頻率會隨著所施加的直流(DC)電位變化，期間，調(diào)變信號 (modulation signal)可能也會饋入VC0，產(chǎn)生頻率或相位調(diào)整。分頻器為一種電子裝置，接收具有一輸入頻率的一輸入信號，且產(chǎn)生具有一輸出 頻率的一輸出信號。該輸出頻率為該輸入頻率除以整數(shù)η的值。多輸出相位的電壓控制振蕩器多用于建構(gòu)有線及無線通信系統(tǒng)的重要工作方塊。 分頻器多用于頻率合成器(frequency synthesizer)與信號產(chǎn)生器之類的裝置。圖1圖解傳統(tǒng)電壓控制振蕩器的一種實(shí)施電路。VCO 10包括交錯耦合 (cross-coupled)的一對N型金屬氧化物半導(dǎo)體晶體管(NMOSs)Ml與M2，用于放大信號。元 件Tl與T2為兩段傳輸線，使輸出信號(Vo-與Vo+)間存有一半波長(λ/2)的延遲。VCO 10還包括兩個可變電容(Varactors)Cl與C2，其電容值由施加于其上的調(diào)適電位Vtune調(diào) 整。在低頻振蕩的應(yīng)用中，元件Tl與Τ2可由電感取代。此電路結(jié)構(gòu)相當(dāng)單純，且可實(shí)現(xiàn)效 果佳的高頻振蕩器。然而，VCO 10無法提供多于兩個相位的振蕩信號，且前述電路結(jié)構(gòu)無 法用來產(chǎn)生奇數(shù)相位總量的振蕩信號。圖2為圖1電路的簡易變形，可用于提供分頻系數(shù)為2的分頻器。與圖1的VCO 10相較，分頻器20不需要可變電容Cl與C2，且晶體管Ml與Μ2的源極端共同經(jīng)由一放電 晶體管(NM0S，Μ3)接地。輸入信號Vin驅(qū)動該放電晶體管Μ3的柵極端點(diǎn)。隨著傳輸線段 Tl與Τ2的設(shè)計，輸出信號Vo+與Vo-可以輸入頻率的一半值振蕩。此類分頻器稱為“注入 鎖定分頻器” (injection locked frequency divider)。然而，與VCO 10的限制相同，分頻 器20無法提供多于兩個相位的振蕩信號。在多相位VCO的發(fā)展過程中，可發(fā)現(xiàn)多相位VCO的設(shè)計與制造相當(dāng)困難，其特殊的 設(shè)計需求使得設(shè)計限制更為嚴(yán)苛，且很難輕易變形為其他相位數(shù)量的設(shè)計。設(shè)計一個簡易、 高效能、且可提供任意數(shù)量相位的VCO結(jié)構(gòu)是相當(dāng)有難度的。同樣的門檻也存在于分頻器 設(shè)計上。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，根據(jù)本說明書所述的一或多個實(shí)施方式，η相位電壓控 制振蕩器(η-phase VC0)或注入鎖定分頻器應(yīng)用中所采用的電路結(jié)構(gòu)包括一環(huán)狀傳輸線 (transmission line ring)結(jié)構(gòu)，其中具有 η 條傳輸延遲線段(transmission line delay segment)，彼此環(huán)狀連接，連接點(diǎn)數(shù)量有η個，且η為大于或等于3的整數(shù)。每一條傳輸延遲 線段提供1/η波長的信號延遲(wavelength signal delay)于所連接的兩個連接點(diǎn)之間。上述環(huán)狀傳輸線結(jié)構(gòu)還耦接一第一電源端點(diǎn)。每一連接點(diǎn)有相對的一晶體管耦接其上。每 一晶體管以其一第一源極/漏極端點(diǎn)耦接所對應(yīng)的連接點(diǎn)，以一第二源極/漏極端點(diǎn)耦接 一第二電源端點(diǎn)，且具有一柵極耦接與第一源極/漏極端點(diǎn)的信號具有1/2波長相位差的 信號。本發(fā)明還提供了一種η相位電壓控制振蕩器，其中，η為大于或等于3的整數(shù)，包 括一環(huán)狀傳輸線結(jié)構(gòu)，包括以η個連接點(diǎn)呈環(huán)狀連接的η條傳輸延遲線段，上述傳輸延遲 線段各自于所相鄰的兩連接點(diǎn)間提供1/η波長的信號延遲，且該環(huán)狀傳輸線結(jié)構(gòu)耦接一第 一電源端點(diǎn)；上述連接點(diǎn)各自有對應(yīng)的晶體管，每一晶體管具有一第一源極/漏極端點(diǎn)耦 接對應(yīng)的連接點(diǎn)、一第二源極/漏極端點(diǎn)耦接一第二電源端點(diǎn)、以及一柵極端點(diǎn)，其中各晶 體管的柵極端點(diǎn)與第一源極/漏極端點(diǎn)所耦接的信號具有一半波長的相位差；以及上述各 連接點(diǎn)耦接有一可變?nèi)萜饕越邮找徽{(diào)適電位，且所述連接點(diǎn)所提供的信號為一振蕩信號的 不同相位延遲結(jié)果。本發(fā)明還提供了一種整數(shù)η注入鎖定分頻器，其中η為大于或等于3的整數(shù)，包 括一環(huán)狀傳輸線結(jié)構(gòu)，包括以η個連接點(diǎn)呈環(huán)狀連接的η條第一傳輸延遲線段，上述第一 傳輸延遲線段各自于所相鄰的兩連接點(diǎn)間提供1/η波長的信號延遲，且該環(huán)狀傳輸線結(jié)構(gòu) 耦接一第一電源端點(diǎn)；且上述連接點(diǎn)各自有對應(yīng)的晶體管，每一晶體管具有一第一源極/ 漏極端點(diǎn)耦接對應(yīng)的連接點(diǎn)、一第二源極/漏極端點(diǎn)耦接以一頻率f振蕩的一振蕩輸入信 號、以及一柵極端點(diǎn)，其中各晶體管的柵極端點(diǎn)與第一源極/漏極端點(diǎn)所耦接的信號具有 一半波長的相位差；其中上述連接點(diǎn)提供頻率為f/n的輸出信號。本發(fā)明所揭示的電路結(jié)構(gòu)可輕易變形，實(shí)現(xiàn)任何相位數(shù)量(無論總量為奇數(shù)或偶 數(shù))VCO或分頻器。與傳統(tǒng)技術(shù)相較，本發(fā)明無關(guān)冗余復(fù)雜的設(shè)計步驟，此外，在奇數(shù)相位振 蕩電路的發(fā)展上，也遠(yuǎn)較傳統(tǒng)技術(shù)簡易。此外，所揭示的電路結(jié)構(gòu)大大減少各輸出端點(diǎn)所需 要的晶體管數(shù)量，也有效減少傳輸延遲線段的數(shù)量。上述電路結(jié)構(gòu)大大縮減電路面積。以下列舉數(shù)種實(shí)施方式與其圖示幫助了解本發(fā)明內(nèi)容。


圖1圖解傳統(tǒng)電壓控制振蕩器的一種實(shí)施電路；圖2為圖1電路的簡易變形，可用于提供分頻系數(shù)為2的分頻器；圖3A-圖3B圖解本發(fā)明技術(shù)所教示的4相位VCO電路的多種實(shí)施方式；圖4A-圖4C圖解本發(fā)明技術(shù)所教示的整數(shù)4注入鎖定分頻器電路的多種實(shí)施方 式；圖5圖解本發(fā)明技術(shù)所教示的3相位VCO的電路的一種實(shí)施方式；圖6圖解圖5環(huán)狀傳輸線結(jié)構(gòu)一連接點(diǎn)提供信號給一晶體管的狀況；圖7圖解本發(fā)明技術(shù)所教示的5相位VCO的電路的一種實(shí)施方式；圖8圖解圖7環(huán)狀傳輸線結(jié)構(gòu)一連接點(diǎn)提供信號給一晶體管的狀況；圖9為4相位VCO的模擬結(jié)果；以及圖10為5相位VCO的模擬結(jié)果。其中，附圖標(biāo)記說明如下10 電壓控制振蕩器；20 分頻器；
100A、100B 4相位電壓控制振蕩器；150A··· 150C 整數(shù)4注入鎖定分頻器電路；200 3相位電壓控制振蕩器；250 5相位電壓控制振蕩器；C1...C5 可變電容；D 漏極；G 柵極；11 拖尾定值電流源；J1-J5 連接點(diǎn)；M1...M5 晶體管；S 源極；Tl···Tll 傳輸延遲線段；VP"V5 輸出信號；Vdd 第一電源端點(diǎn)；Vin 輸入信號；Vss 第二電源端點(diǎn)；Vtune 調(diào)適電位；Vo+, Vo- 反相的兩輸出信號；以及λ 波長符號。
具體實(shí)施例方式以下內(nèi)容需搭配圖示閱讀，以書面說明方式敘述本發(fā)明的數(shù)種實(shí)施方式。文中所 提及的電性耦接字眼，例如“耦接”、“連接”或“內(nèi)部連接”等，乃用于敘述元件中的信號傳 遞關(guān)系，所代表的可能為直接連接、或通過其他中繼元件的間接連接。此段敘述一種基礎(chǔ)電路，用于實(shí)現(xiàn)多相位電壓控制振蕩器(multi-phaseVCO)以 及分頻器。此電路設(shè)計可經(jīng)簡單修改后實(shí)現(xiàn)η相位電壓控制振蕩器(η-phase VC0)電路以 及整數(shù)η分頻器(n-frequency divider)，其中，η為大于或等于3的任一整數(shù)(包括奇數(shù) 與偶數(shù))。以下討論此基礎(chǔ)電路的細(xì)節(jié)。該基礎(chǔ)電路包括一環(huán)狀傳輸線結(jié)構(gòu)(transmission line ring)，其中包括呈環(huán)狀連接的η條傳輸延遲線段(transmission line delay segments)，各線段之間的連接點(diǎn)數(shù)量為η。每一條傳輸延遲線段在所連接的兩連接點(diǎn)間提 供1/η倍波長(Ι/nwavelength，或360° /n相位差)的信號延遲。每一連接點(diǎn)連接有一晶 體管的源極或漏極(視其為PMOS或NMOS而決定)。此外，各晶體管的柵極由一特定信號偏 壓，該特定信號與上述漏極(或源極)之間具有1/2波長的信號延遲(180°相位差)。上 述基礎(chǔ)電路可根據(jù)所需相位數(shù)量不同(η值不同)而有不同設(shè)計，例如，η可為4、6、8或更 多。若η為奇數(shù)，可設(shè)計額外的延遲單元給各晶體管，使其漏極(或源極)與柵極之間維持 一半波長(λ/2，λ為信號波長)的信號延遲。上述基礎(chǔ)電路結(jié)構(gòu)經(jīng)添加如可變電容之類 的元件后可形成電壓控制振蕩器(VCO)。上述基礎(chǔ)電路結(jié)構(gòu)也可用來形成一注入式鎖定分 頻器，其中根據(jù)一輸入信號控制所述晶體管另一端點(diǎn)(漏極或源極)的偏壓，即可實(shí)現(xiàn)分頻 該輸入信號的功能。圖3Α圖解一 4相位VCO電路100Α。4相位VCO電路100Α包括一環(huán)狀傳輸線結(jié) 構(gòu)，其中具有四條傳輸延遲線段Τ1···Τ4，經(jīng)由連接點(diǎn)JL···^連接成環(huán)狀。根據(jù)操作頻率， 所述傳輸延遲線段可由電感或波導(dǎo)元件實(shí)現(xiàn)，如共面波導(dǎo)(coplanar waveguide)、夾心帶 線(striplines)、或微帶線(microstripes)。每一傳輸延遲線段提供1/n倍波長的信號延 遲(λ/η)，此例為λ/4。如圖所示，每一連接點(diǎn)耦接單一個晶體管，例如，晶體管ΜΡ··Μ4分 別耦接連接點(diǎn)Jb-JL每一晶體管具有一第一源極/漏極端點(diǎn)(視晶體管形態(tài)而定，此例為NMOS的漏極)連接對應(yīng)的連接點(diǎn)，且具有一第二源極/漏極端點(diǎn)(視晶體管形態(tài)而定， 此例為NMOS的源極)連接一低電源端點(diǎn)(例如，接地)。所提供的環(huán)狀傳輸線結(jié)構(gòu)還耦接 一高電源端點(diǎn)(例如，Vdd)，以接收一直流偏壓；例如，令連接點(diǎn)JL···^之一經(jīng)一 λ/4延遲 線Τ5耦接該高電源端點(diǎn)Vdd。圖3A所有元件可用于形成4相位VCO或整數(shù)4分頻器。必 須注意的是晶體管ΤΡ··Τ4的柵極的偏壓，必須與所屬晶體管的第一源極/漏極端點(diǎn)上的信 號具有一半波長(λ/2)的相位差，即是，各晶體管柵極與第一源極/漏極端點(diǎn)的偏壓信號 來自于具有180°相位差的兩連接點(diǎn)。在圖3Α所示電路100Α中，各晶體管的柵極可由對角 的連接點(diǎn)(位于晶體管本身第一源極/漏極端點(diǎn)連接的連接點(diǎn)對角方向的連接點(diǎn))偏壓。 上述180°相位差的偏壓設(shè)計令電路100Α得以產(chǎn)生振蕩信號。所產(chǎn)生的振蕩信號的頻率 由一調(diào)適電位(Vtime)決定。該調(diào)適電位(Vtime)調(diào)整各連接點(diǎn)JL··· J4所連接的可變電 容CP"C4的電容值。圖3A所示四個可變電容CP"C4顯示連接點(diǎn)JL···^各自至少連接 一可變電容。連接點(diǎn)Jl···^提供四個相位的輸出信號νΡ··ν4。例如，信號Vl與V3之間 具有180°相位差；信號V2與V4之間具有180°相位差；且信號Vl與V2之間具有90°相 位差?？偨Y(jié)來說，4相位VCO電路100Α提供具有0°、90°、180°與270°相位差的振蕩信 號(通常稱之正交信號quadrature signals)。圖9圖解SPICE軟件的模擬結(jié)果，所得四個 輸出波形有四個相位。如前述內(nèi)容，圖3A的實(shí)施方式揭示的傳輸延遲線段各自提供λ/η(此例為λ/4) 的延遲。舉例其應(yīng)用。例如，VCO操作的振蕩頻率可于9. 5GHz 10. 5GHz之間變動，且可 變電容的調(diào)適電位Vtime設(shè)計在2. 5V 3. 5V?？山栌烧{(diào)整每條傳輸延遲線段的特性阻抗 (characteristics impedace)與等效電容值，上述傳輸線可設(shè)計為10. OGHz應(yīng)用的規(guī)格。 上述可變電容值的設(shè)計也可隨之計算得到。圖3B為4相位VCO的另一種實(shí)施方式。4相位VCO電路100B與100A結(jié)構(gòu)相似， 差別在于，電路100B還包括拖尾定值電流源(constant tail currentsource) II，耦接于晶 體管 ^··Τ4的第二源極/漏極端點(diǎn)(此例為源極)與前述低電源端點(diǎn)之間。此實(shí)施方式 可妥善控制電源電流。圖 4Α…圖 4C 圖解整數(shù) 4 注入鎖定分頻器(divided-by-fourinjection-locked frequency divider)，其中包括前述4相位VCO所使用的基礎(chǔ)電路。參閱圖4A，其中揭示一 整數(shù)4注入鎖定分頻器電路150A。電路150A包括四個1/4波長(λ/4)的傳輸延遲線段 Τ1-Τ4.所述傳輸延遲線段ΤΡ··Τ4呈環(huán)狀結(jié)構(gòu)，連接點(diǎn)為JL···^。晶體管ΜΡ··Μ4分別對 應(yīng)連接點(diǎn)Jl··· J4。每一個晶體管的漏極耦接所對應(yīng)的連接點(diǎn)，且其源極連接在一起以一同 耦接低電源端點(diǎn)(Vss)。一開關(guān)，所示為晶體管M5，耦接于晶體管ΜΡ··Μ4的源極與低電源 端點(diǎn)Vss之間，且晶體管Μ5的柵極由一輸入信號Vin控制。輸入信號Vin的頻率為f。組 成該環(huán)狀傳輸線結(jié)構(gòu)的傳輸延遲線段ΤΡ··Τ4總數(shù)(即連接點(diǎn)JL···^總數(shù))即此電路所提 供的分頻系數(shù)，用來據(jù)以分頻該輸入信號Vin的振蕩頻率f。連接點(diǎn)JL··· J4上的輸出信號 VP"V4因而均以頻率f/4振蕩，且相位分別為0°、90°、180°與270°。圖4B為整數(shù)4注入鎖定分頻器的第二種實(shí)施方式。圖4B的電路150B與圖4A的 電路150A類似，除了圖4B電路150B還包括一拖尾定值電流源II，經(jīng)由晶體管M5耦接至晶 體管ΜΡ··Μ4的第二源極/漏極端點(diǎn)。圖4C圖解整數(shù)4注入鎖定分頻器的第三種實(shí)施方式，其中電路150C與前述電路150A與150B類似，除了晶體管ΜΡ··Μ4的第二源極/漏端點(diǎn)改由一輸入電位Vin經(jīng)一第六 傳輸延遲線段Τ6偏壓。該傳輸延遲線段Τ6提供1/4波長(λ /4)的信號延遲。圖5與圖6所述實(shí)施方式顯示前述4相位VCO與整數(shù)4分頻器可經(jīng)簡單變化發(fā)展 成奇數(shù)相位的應(yīng)用。圖5圖解3相位VCO的電路200。與前述4相位VCO電路相比，電路 200同樣具有一環(huán)狀傳輸線結(jié)構(gòu)，其中以總數(shù)η的λ/n傳輸延遲線組成環(huán)狀結(jié)構(gòu)，其中連 接點(diǎn)數(shù)量為η。在此實(shí)施方式中，η等于3，因此，環(huán)狀傳輸線結(jié)構(gòu)包括3個λ/3傳輸延遲 線Τ1···Τ3，且連接點(diǎn)為JL··· J3。VCO電路200也包括為數(shù)η的晶體管(如Μ1···Μ3)，非別耦 接連接點(diǎn)Jl···，。電路200還以一第四傳輸延遲線T4(提供λ/4延遲)與一高電源端點(diǎn) Vdd連接，以獲取直流DC偏壓；或者，連接點(diǎn)Jl···，各自可能被直接耦接至該高電源端點(diǎn) Vdd0連接點(diǎn)Jl···，還分別耦接可變電容Cl…C3。可變電容Cl"-C3由一調(diào)適電位Vtune 控制，以微調(diào)VCO電路200所提供的振蕩頻率。因?yàn)榛A(chǔ)電路結(jié)構(gòu)要求各晶體管的柵極與第一源極/漏端端點(diǎn)(此例為漏極)的 偏壓信號有180度的相位差(λ /2)，所以，圖3實(shí)施方式還在所述晶體管的柵極與上述連 接端之間提供額外的傳輸延遲線。例如，傳輸延遲線Τ5設(shè)計于晶體管Ml柵極與連接點(diǎn)J2 之間；傳輸延遲線Τ6設(shè)計于晶體管Μ2柵極與連接點(diǎn)J3之間；且傳輸延遲線Τ7設(shè)計在晶體 管Μ3柵極與連接點(diǎn)Jl之間。為了在各晶體管ΜΡ··Μ3的第一源極/漏端端點(diǎn)(此例為漏 極)與柵極間提供180度的相位差(λ/2)，延遲線Τ5…Τ7負(fù)責(zé)提供1/6波長(λ/6)的信 號延遲。如圖6所示，耦接一連接點(diǎn)(Jl)的晶體管(Ml)的柵極(G)與第一源極/漏端端 點(diǎn)(此例為漏極D)的信號存在一相位差一2/3 λ-λ/6，為λ/2。圖6以晶體管Ml為例說 明，2/3 λ代表傳輸延遲線Τ2與Τ3所提供的信號延遲總合，λ/6為傳輸延遲線Τ5所提供 的信號延遲。然而，圖5所述電路結(jié)構(gòu)僅為本發(fā)明教示的3相位VCO的一種實(shí)施方式。如圖:3Β 所揭示的低電源、或高電源偏壓技術(shù)也可用來修改圖5結(jié)構(gòu)。此外，也可根據(jù)圖4Α…圖4C 所揭示的電路結(jié)構(gòu)將之變形為整數(shù)3注入鎖定分頻器。圖7與圖8圖解5相位VCO電路250的一種實(shí)施方式。如前述3相位與4相位 VCO電路，VCO電路250同樣也包括一環(huán)狀傳輸線結(jié)構(gòu)，以為數(shù)η的λ /n傳輸延遲線環(huán)狀 連接，形成η個連接點(diǎn)。此實(shí)施方式中η為5，所提供的環(huán)狀傳輸線結(jié)構(gòu)包括五個1/5波長 (λ/5)的傳輸延遲線Tl··· Τ5，彼此借著連接點(diǎn)JP"J5形成環(huán)狀連接。VCO電路250也包 括η個晶體管(如ΜΡ··Μ5)，耦接連接點(diǎn)JP"J5。電路250經(jīng)第六延遲線T6 (提供λ/4延 遲)連接高電源電位Vdd以接受直流偏壓。連接點(diǎn)JP"J5還分別耦接可變電容(:Ρ··〇5。 可變電容CP"C5由一調(diào)適電位Vtune控制，以微調(diào)VCO電路250輸出信號VL··· V5的振蕩 頻率。因?yàn)楦骶w管的柵極與第一源極/漏端端點(diǎn)(此例為漏極)的偏壓信號必須具有 180度的相位差，因此其柵極與柵極所耦接的連接點(diǎn)之間設(shè)計有延遲線元件。例如，延遲線 T7設(shè)置于晶體管Ml柵極與連接點(diǎn)J4之間；延遲線T8設(shè)置于晶體管M2柵極與連接點(diǎn)J5之 間；延遲線T9設(shè)置于晶體管M3柵極與連接點(diǎn)Jl之間；延遲線TlO設(shè)置于晶體管M4柵極與 連接點(diǎn)J2之間；延遲線Tll設(shè)置于晶體管M5柵極與連接點(diǎn)J3之間。為了使晶體管ΜΡ··Μ5 各自的柵極與第一源極/漏端端點(diǎn)(此例為漏極)上的信號具有180度的相位差(λ /2)， 延遲線Τ7…Tll設(shè)計為提供1/10波長(λ/10)的延遲。如圖8所示，耦接一連接點(diǎn)(J4)的晶體管(Ml)的柵極(G)與第一源極/漏端端點(diǎn)(此例為漏極D)的信號存在一相位差一 3/5λ-λ/10，即λ/2。晶體管Ml的例子中，前述3/5 λ延遲由傳輸延遲線段Tl、Τ2以及 Τ3所共同提供，且前述λ /10延遲乃傳輸延遲線段Τ7所提供。圖10提供VCO電路250的SPICE軟件模擬結(jié)果。如圖所示，連接點(diǎn)Jl…J5所提 供的輸出信號νΡ··ν5以選定的同樣頻率f振蕩，彼此間存在72°的相位差(306° /5)。電 路250可以兩種模式操作。在第一模式下，參閱圖10，該電路250產(chǎn)生五個相位的信號，同 以頻率f振蕩。電路每一輸出端點(diǎn)均被耦接出來觀察，且可發(fā)現(xiàn)其操作在不同相位。在第 二操作模式中，每一輸出端點(diǎn)的振蕩以同樣相位呈現(xiàn)，但振蕩頻率提升為5倍。若輸出端點(diǎn) 的振蕩頻率超出電路250上述晶體管以及/或傳輸延遲線段的截止頻率，第二操作模式會 被抑制。根據(jù)模擬結(jié)果，第二操作模式會在輸出信號振蕩頻率約為5f時發(fā)生?；谏鲜鰞?nèi) 容，若欲提供一多相位VCO輸出，所產(chǎn)生的振蕩頻率f必須限制于上述截止頻率之下，且f*n 必須大于VCO電路其中裝置的截止頻率，以避免不理想的第二操作模式發(fā)生作用。必須聲明的是，圖7所示電路結(jié)構(gòu)僅為本發(fā)明所教示的5相位VCO電路的一種實(shí) 施方式。如圖3B所揭示的低電源、或高電源偏壓技術(shù)也可用來修改圖7結(jié)構(gòu)。此外，也可 根據(jù)圖4A…圖4C所揭示的電路結(jié)構(gòu)將之變形為整數(shù)5注入鎖定分頻器。上述內(nèi)容可有其他應(yīng)用，例如，基于本說明書所揭示的2η相位VCO電路結(jié)構(gòu)，也可 用來作為奇數(shù)η相位的VC0。例如，若僅輸出2η相位VCO電路的部分輸出信號(間隔選取 輸出)，功能即同奇數(shù)η相位VC0。上述圖示實(shí)施方式以NMOS晶體管實(shí)現(xiàn)所揭示的晶體管。然而，在其他實(shí)施方式 中，也可改采PMOS晶體管取代。若以PMOS晶體管取代圖示中的NMOS晶體管，晶體管將改 以其源極與環(huán)狀傳輸線結(jié)構(gòu)內(nèi)的連接點(diǎn)作連接。所揭示的電路結(jié)構(gòu)可輕易變形，實(shí)現(xiàn)任何相位數(shù)量(無論總量為奇數(shù)或偶數(shù))VCO 或分頻器。與傳統(tǒng)技術(shù)相較，本發(fā)明無關(guān)冗余復(fù)雜的設(shè)計步驟，此外，在奇數(shù)相位振蕩電路 的發(fā)展上，也遠(yuǎn)較傳統(tǒng)技術(shù)簡易。例如，若需要奇數(shù)相位(如7個相位)的振蕩信號，傳統(tǒng) 技術(shù)通常得設(shè)計成偶數(shù)相位(例如14個相位)的VC0，再從選擇性輸出其中7個輸出端，才 能提供7相位的振蕩信號；而本發(fā)明技術(shù)卻無需如此迂回的設(shè)計。此外，所揭示的電路結(jié)構(gòu) 大大減少各輸出端點(diǎn)所需要的晶體管數(shù)量，也有效減少傳輸延遲線段的數(shù)量。例如，本技術(shù) 可僅對各輸出端點(diǎn)設(shè)置單一個晶體管，而傳統(tǒng)技術(shù)卻需對每對傳輸線設(shè)計一對晶體管。上 述電路結(jié)構(gòu)大大縮減電路面積。上述實(shí)施方式并非意圖限制本發(fā)明范圍。以下權(quán)利要求的解讀應(yīng)當(dāng)包含本領(lǐng)域普 通技術(shù)人員以通知的等效技術(shù)對本發(fā)明內(nèi)容所作的各種變形。
權(quán)利要求
1.一種電路結(jié)構(gòu)，用于實(shí)現(xiàn)η相位電壓控制振蕩器或注入鎖定分頻器，該電路結(jié)構(gòu)包括一環(huán)狀傳輸線結(jié)構(gòu)，包括以η個連接點(diǎn)環(huán)狀連接的η條第一傳輸延遲線段，其中η為大 于或等于3的整數(shù)，每一第一傳輸延遲線段提供1/η波長的信號延遲于相鄰的連接點(diǎn)間，且 該環(huán)狀傳輸線結(jié)構(gòu)耦接一第一電源端點(diǎn)；且上述連接點(diǎn)各自有對應(yīng)的晶體管，每一晶體管具有一第一源極/漏極端點(diǎn)耦接對應(yīng)的 連接點(diǎn)、一第二源極/漏極端點(diǎn)耦接一第二電源端點(diǎn)、以及一柵極端點(diǎn)，其中各晶體管的柵 極端點(diǎn)與第一源極/漏極端點(diǎn)所耦接的信號具有一半波長的相位差。
2.如權(quán)利要求1所述的電路結(jié)構(gòu)，還包括多條第二傳輸延遲線段，所述多條第二傳輸 延遲線段與上述晶體管對應(yīng)、且各自提供小于1/η波長的信號延遲，并且，關(guān)于對應(yīng)的晶體 管，上述第二傳輸延遲線段設(shè)置于其柵極端點(diǎn)與其柵極端點(diǎn)所耦接的連接點(diǎn)之間，上述第 一與第二傳輸延遲線段于各晶體管的柵極端點(diǎn)與第一源極/漏極端點(diǎn)之間提供1/2波長的 信號延遲。
3.如權(quán)利要求1所述的電路結(jié)構(gòu)，其中上述晶體管的第二源極/漏極端點(diǎn)經(jīng)由一定電 流源耦接上述第二電源端點(diǎn)。
4.如權(quán)利要求1所述的電路結(jié)構(gòu)，還包括一第二傳輸延遲線段，設(shè)置于該環(huán)狀傳輸線 結(jié)構(gòu)的上述連接點(diǎn)之一與上述第一電源端點(diǎn)之間，借以將該環(huán)狀傳輸線結(jié)構(gòu)耦接至上述第 一電源端點(diǎn)。
5.如權(quán)利要求4所述的電路結(jié)構(gòu)，其中該第二傳輸延遲線段提供1/4波長的信號延遲。
6.如權(quán)利要求1所述的電路結(jié)構(gòu)，用于組成上述η相位電壓控制振蕩器的部分電路，其 中每一上述連接點(diǎn)還連接有一可變電容，上述可變電容接收一調(diào)適電位，且所述連接點(diǎn)提 供不同相位的振蕩信號。
7.如權(quán)利要求1所述的電路結(jié)構(gòu)，用于組成上述注入鎖定分頻器的部分電路，以使一 輸入信號由上述整數(shù)η分頻，其中，還包括一開關(guān)，該開關(guān)耦接于所述晶體管的第二源極/ 漏極端點(diǎn)與該第二電源端點(diǎn)之間、且由該輸入信號控制。
8.如權(quán)利要求7所述的電路結(jié)構(gòu)，還包括一定電流源，與該開關(guān)串接耦接于所述晶體 管的第二源極/漏極端點(diǎn)與該第二電源端點(diǎn)之間。
9.如權(quán)利要求1所述的電路結(jié)構(gòu)，用于組成上述注入鎖定分頻器的部分電路，以使一 輸入信號由上述整數(shù)η分頻，其中，上述第二電源端點(diǎn)由該輸入信號偏壓，且上述電路結(jié)構(gòu) 還包括一第二傳輸延遲線段耦接所述晶體管的第二源極/漏極端點(diǎn)與上述第二電源端點(diǎn) 之間，且該第二傳輸延遲線段提供1/4波長的信號延遲。
10.一種η相位電壓控制振蕩器，其中，η為大于或等于3的整數(shù)，包括一環(huán)狀傳輸線結(jié)構(gòu)，包括以η個連接點(diǎn)呈環(huán)狀連接的η條傳輸延遲線段，上述傳輸延遲 線段各自于所相鄰的兩連接點(diǎn)間提供1/η波長的信號延遲，且該環(huán)狀傳輸線結(jié)構(gòu)耦接一第 一電源端點(diǎn)；上述連接點(diǎn)各自有對應(yīng)的晶體管，每一晶體管具有一第一源極/漏極端點(diǎn)耦接對應(yīng)的 連接點(diǎn)、一第二源極/漏極端點(diǎn)耦接一第二電源端點(diǎn)、以及一柵極端點(diǎn)，其中各晶體管的柵 極端點(diǎn)與第一源極/漏極端點(diǎn)所耦接的信號具有一半波長的相位差；以及上述各連接點(diǎn)耦接有一可變?nèi)萜饕越邮找徽{(diào)適電位，且所述連接點(diǎn)所提供的信號為一振蕩信號的不同相位延遲結(jié)果。
11.一種整數(shù)η注入鎖定分頻器，其中η為大于或等于3的整數(shù)，包括一環(huán)狀傳輸線結(jié)構(gòu)，包括以η個連接點(diǎn)呈環(huán)狀連接的η條第一傳輸延遲線段，上述第一 傳輸延遲線段各自于所相鄰的兩連接點(diǎn)間提供1/η波長的信號延遲，且該環(huán)狀傳輸線結(jié)構(gòu) 耦接一第一電源端點(diǎn)；且上述連接點(diǎn)各自有對應(yīng)的晶體管，每一晶體管具有一第一源極/漏極端點(diǎn)耦接對應(yīng)的 連接點(diǎn)、一第二源極/漏極端點(diǎn)耦接以一頻率f振蕩的一振蕩輸入信號、以及一柵極端點(diǎn)， 其中各晶體管的柵極端點(diǎn)與第一源極/漏極端點(diǎn)所耦接的信號具有一半波長的相位差；其中上述連接點(diǎn)提供頻率為f/n的輸出信號。
12.如權(quán)利要求11所述的整數(shù)η注入鎖定分頻器，還包括一開關(guān)耦接于所述晶體管的 第二源極/漏極端點(diǎn)與一第二電源端點(diǎn)之間，其中該開關(guān)由上述振蕩輸入信號控制。
13.如權(quán)利要求11所述的整數(shù)η注入鎖定分頻器，還包括一第二傳輸延遲線段耦接所 述晶體管的第二源極/漏極端點(diǎn)、且提供1/η波長的信號延遲，其中上述振蕩輸入信號經(jīng)由 該第二傳輸延遲線段耦接所述晶體管。
全文摘要
本發(fā)明公開了一種n相位電壓控制振蕩器、整數(shù)n注入鎖定分頻器及電路結(jié)構(gòu)，其中該電路結(jié)構(gòu)用于n相位電壓控制振蕩器或注入鎖定分頻器，其中包括一環(huán)狀傳輸線結(jié)構(gòu)，以n條傳輸延遲線段借n個連接點(diǎn)連接成環(huán)狀，其中n為大于或等于3的整數(shù)。每一傳輸延遲線段提供1/n波長的信號延遲于相鄰的兩個連接點(diǎn)間，且該環(huán)狀傳輸線結(jié)構(gòu)耦接一第一電源端點(diǎn)。每一連接點(diǎn)連接對應(yīng)的晶體管的一第一源極/漏極端點(diǎn)。晶體管還包括一第二源極/漏極端點(diǎn)耦接一第二電源端點(diǎn)，且包括柵極端點(diǎn)。上述柵極端點(diǎn)所耦接的信號與其所屬晶體管的第一源極/漏極端點(diǎn)上的信號具有1/2波長的相位差。本發(fā)明的電路結(jié)構(gòu)可輕易變形，實(shí)現(xiàn)任何相位數(shù)量VCO或分頻器。
文檔編號H03L7/099GK102130683SQ201010192799
公開日2011年7月20日 申請日期2010年5月27日 優(yōu)先權(quán)日2010年1月13日
發(fā)明者莊建祥 申請人:臺灣積體電路制造股份有限公司