專利名稱：單擊電路、發(fā)射器及節(jié)省發(fā)射器啟動時(shí)間的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種單擊電路，更明確地說，有關(guān)于一種可整合于芯片中的單擊電路。
背景技術(shù)：
請參考圖1，單擊電路用來依據(jù)一輸入信號產(chǎn)生延遲信號SDEUY。當(dāng)單擊電路接收到表示“致能”的輸入信號Sin時(shí)，單擊電路所產(chǎn)生的延遲信號Selay表示“致能”；當(dāng)輸入信號^從表示“致能”切換為表示“不致能”時(shí)，單擊電路所產(chǎn)生的延遲信號^1euy仍表示 “致能”，并維持一延遲時(shí)間TDEUY。單擊電路內(nèi)部需要有周期信號產(chǎn)生器來產(chǎn)生一參考周期信號，以控制延遲時(shí)間Tdeuy的長度。一般而言，單擊電路的周期信號產(chǎn)生器利用一相移電路(或稱RC振蕩器)以實(shí)施。然而，當(dāng)延遲時(shí)間Tdelay的長度較長時(shí)，單擊電路的RC振蕩器所需的電阻值與電容值較大。換句話說，若要將單擊電路整合于一芯片中，則單擊電路的RC振蕩器在芯片中會占去太大的面積而使得芯片的成本上升。因此在現(xiàn)有技術(shù)中，單擊電路的RC振蕩器的電阻與電容皆設(shè)置于芯片外。然而，于印刷電路板上額外設(shè)置電阻與電容仍帶給使用者很大的不便。

發(fā)明內(nèi)容
本發(fā)明提供一種可整合于芯片中的單擊電路。該單擊電路包括一周期信號產(chǎn)生器、一除頻電路以及一計(jì)數(shù)器。該周期信號產(chǎn)生器依據(jù)一輸出信號產(chǎn)生一參考周期信號。當(dāng)該輸出信號表示致能時(shí)，該周期信號產(chǎn)生器產(chǎn)生該參考周期信號。該除頻電路依據(jù)該參考周期信號產(chǎn)生一除頻信號。該計(jì)數(shù)器用來依據(jù)一輸入信號與該除頻信號累計(jì)一計(jì)數(shù)值，并比較該計(jì)數(shù)值與一臨界信號以產(chǎn)生該輸出信號。本發(fā)明所述的可整合于芯片中的單擊電路，當(dāng)該輸入信號從表示致能切換為表示不致能時(shí)，該輸入信號觸發(fā)該計(jì)數(shù)器重置該計(jì)數(shù)值，且使該計(jì)數(shù)器依據(jù)該除頻信號累計(jì)該計(jì)數(shù)值；其中當(dāng)該計(jì)數(shù)值小于該臨界信號時(shí)，該輸出信號表示致能；當(dāng)該計(jì)數(shù)值大于或等于該臨界信號時(shí)，該輸出信號表示不致能。本發(fā)明所述的可整合于芯片中的單擊電路，還包括一邏輯電路，用來接收該輸入信號與該輸出信號以產(chǎn)生一延遲信號；其中當(dāng)該輸入信號表示致能或該輸出信號表示致能時(shí)，該延遲信號表示致能；當(dāng)該輸入信號與該輸出信號皆表示不致能時(shí)，該延遲信號表示不致能。本發(fā)明所述的可整合于芯片中的單擊電路，該計(jì)數(shù)器累計(jì)該計(jì)數(shù)值至等于該臨界信號所需的時(shí)間為一延遲時(shí)間；該除頻信號的周期為該參考周期信號的周期的N倍，且N表示一正整數(shù)；該延遲時(shí)間可以下式表示=Tdelay = 2nXTeefXSth ；其中Tdeuy表示該延遲時(shí)間， Teef表示該參考周期信號的周期，Sth表示該臨界信號。本發(fā)明所述的可整合于芯片中的單擊電路，該周期信號產(chǎn)生器包括一振蕩器，用來產(chǎn)生一振蕩信號；以及一與非門，用來依據(jù)該振蕩信號與該輸出信號進(jìn)行邏輯運(yùn)算，以產(chǎn)生該參考周期信號；其中該振蕩器為一相移電路；該除頻電路包括N個(gè)D型鎖存器，每個(gè) D型鎖存器皆具有一輸入端、一時(shí)脈端、一正輸出端以及一負(fù)輸出端；其中所述N個(gè)D型鎖存器的一第一個(gè)D型鎖存器的時(shí)脈端用來接收該參考周期信號，該第一個(gè)D型鎖存器的負(fù)輸出端耦接至該第一個(gè)D型鎖存器的輸入端，該第一個(gè)D型鎖存器的正輸出端耦接至所述 N個(gè)D型鎖存器的一第二個(gè)D型鎖存器的時(shí)脈端；其中所述N個(gè)D型鎖存器的一第K個(gè)D 型鎖存器的時(shí)脈端耦接至所述N個(gè)D型鎖存器的一第(K-I)個(gè)D型鎖存器的正輸出端，該第K個(gè)D型鎖存器的輸入端耦接至該第K個(gè)D型鎖存器的負(fù)輸出端，該第K個(gè)D型鎖存器的正輸出端耦接至所述N個(gè)D型鎖存器的一第(K+1)個(gè)D型鎖存器的時(shí)脈端，K為正整數(shù)， (N-I)；其中所述N個(gè)D型鎖存器的一第N個(gè)D型鎖存器的輸入端耦接至該第N個(gè) D型鎖存器的負(fù)輸出端，該第N個(gè)D型鎖存器的正輸出端用來輸出該除頻信號。本發(fā)明所述的可整合于芯片中的單擊電路，該除頻電路還包括Ν個(gè)選擇電路，分別用來依據(jù)N個(gè)控制信號選擇所述N個(gè)D型鎖存器的一第1個(gè)D型鎖存器輸出該除頻信號， I表示正整數(shù)，且1 < I SN ；其中當(dāng)所述N個(gè)控制信號的一第I個(gè)控制信號表示除頻時(shí)，所述N個(gè)D型鎖存器的該第I個(gè)D型鎖存器的正輸出端耦接至該計(jì)數(shù)器，以輸出該除頻信號至該計(jì)數(shù)器；其中該計(jì)數(shù)器累計(jì)該計(jì)數(shù)值至等于該臨界信號所需的時(shí)間為一延遲時(shí)間，該延遲時(shí)間可以下式表示TDEUY = 21 XTeefX Sth ；其中Tdelay表示該延遲時(shí)間，Tkef表示該參考周期信號的周期，Sth表示該臨界信號。本發(fā)明還提供一種可縮短啟動時(shí)間的發(fā)射器，用來依據(jù)一輸入信號發(fā)射一放大信號，包括一鎖相回路，用來依據(jù)一延遲信號產(chǎn)生一參考頻率信號；其中當(dāng)該延遲信號表示致能時(shí)，該鎖相回路產(chǎn)生該參考頻率信號；一功率放大器，用來依據(jù)該輸入信號與該參考頻率信號產(chǎn)生該放大信號；以及一根據(jù)權(quán)利要求3所述的單擊電路，用來依據(jù)該輸入信號產(chǎn)生該延遲信號，其中當(dāng)該輸入信號從表示致能切換為表示不致能時(shí)，該單擊電路所產(chǎn)生的該延遲信號仍表示致能并維持一延遲時(shí)間，而使該鎖相回路于該延遲時(shí)間內(nèi)仍維持產(chǎn)生該參考頻率信號。本發(fā)明所述的可縮短啟動時(shí)間的發(fā)射器，該發(fā)射器還包括一緩沖電路，該緩沖電路用來修整該輸入信號的波形；該緩沖電路包括M個(gè)串聯(lián)連接的反相器，且M表示一偶數(shù)。本發(fā)明另提供一種用來節(jié)省發(fā)射器的啟動時(shí)間的方法。該發(fā)射器用來依據(jù)一輸入信號發(fā)射一放大信號。該發(fā)射器具有一鎖相回路以及一功率放大器。該鎖相回路用來產(chǎn)生一參考頻率信號。該功率放大器用來依據(jù)該輸入信號與該參考頻率信號產(chǎn)生該放大信號。 該方法包括提供一單擊電路、該單擊電路依據(jù)該輸入信號產(chǎn)生一延遲信號，以及依據(jù)該延遲信號控制該鎖相回路產(chǎn)生該參考頻率信號。本發(fā)明所述的用來節(jié)省發(fā)射器的啟動時(shí)間的方法，依據(jù)該延遲信號控制該鎖相回路以產(chǎn)生該參考頻率信號包括當(dāng)該延遲信號表示致能時(shí)，該鎖相回路產(chǎn)生該參考頻率信號；該單擊電路依據(jù)該輸入信號產(chǎn)生該延遲信號包括當(dāng)該輸入信號表示致能時(shí)，產(chǎn)生表示致能的該延遲信號；當(dāng)該輸入信號從表示致能切換為表示不致能時(shí)，該延遲信號仍表示致能并維持一延遲時(shí)間，而使該鎖相回路于該延遲時(shí)間內(nèi)仍維持產(chǎn)生該參考頻率信號。本發(fā)明可縮減周期信號產(chǎn)生器的RC振蕩器所占的電路面積，而使得單擊電路可整合于芯片中。


[0015:
圖1為說明現(xiàn)有技術(shù)的單擊電路所產(chǎn)生的延遲信號的波形圖。 圖2為本發(fā)明的單擊電路的示意圖。
圖3為說明于延遲時(shí)間內(nèi)輸入信號再次觸發(fā)本發(fā)明的單擊電路的示意圖,
圖4為本發(fā)明的周期信號產(chǎn)生器的示意圖。
圖5為本發(fā)明的除頻電路的第一實(shí)施例的示意圖。
圖6為本發(fā)明的除頻電路的第二實(shí)施例的示意圖。
圖7為本發(fā)明的發(fā)射器的示意圖。
圖8為本發(fā)明的緩沖電路的示意圖。
附圖中符號的簡單說明如下
200、730 單擊電路 211 振蕩器 220 除頻電路 231 計(jì)數(shù)器 520 除頻電路 710 緩沖電路 740 鎖相回路 C1 電容 D、I 輸入端 INV1 INV2、INVr
'Bi
INV1
BM
L1
Ln =D型鎖存器 R 重置端
Sci Scn 控制信號 Sfd 除頻信號 Sosc 振蕩信號 Spa 放大信號 Seefq 參考頻率信號 SL1 SLn 選擇電路
210 周期信號產(chǎn)生器 212 與非門 230 計(jì)數(shù)電路 232 邏輯電路 700 發(fā)射器 720 功率放大器 C 控制端 CLK 時(shí)脈端 EN 致能端 反相器
Q> QN, O1, O2 輸出端禮、& 電阻
Sdelay 延遲信號 Sin 輸入信號 Sout 輸出信號 Seef 參考周期信號
Sth 臨界信號
TnFT AY、T
DELAY、1 DELAYl Λ 1DELAY2
、Τη延遲時(shí)間,
具體實(shí)施例方式
請參考圖2，圖2為說明本發(fā)明的可整合于芯片中的單擊電路200的示意圖。單擊電路200包括一周期信號產(chǎn)生器210、一除頻電路220以及一計(jì)數(shù)電路230。周期信號產(chǎn)生器210依據(jù)一輸出信號Sott產(chǎn)生參考周期信號SKEF。更明確地說，周期信號產(chǎn)生器210的致能端EN接收輸出信號SOTT。因此，當(dāng)輸出信號Sott表示“致能”時(shí)，周期信號產(chǎn)生器210產(chǎn)生參考周期信號SKEF。除頻電路220依據(jù)該參考周期信號Skef產(chǎn)生除頻信號SFD。換句話說， 除頻信號^11的周期為參考周期信號Skef的周期的X倍(X表示一正整數(shù))。計(jì)數(shù)電路230 包括一計(jì)數(shù)器231以及一邏輯電路232。計(jì)數(shù)器231依據(jù)輸入信號Sin與除頻信號Sfd以累計(jì)一計(jì)數(shù)值N。，且計(jì)數(shù)器231比較計(jì)數(shù)值N。與一臨界信號、以產(chǎn)生一輸出信號SOT。當(dāng)輸入信號Sin從表示“致能”切換為表示“不致能”時(shí)，輸入信號^輸入計(jì)數(shù)器231的重置端 R而觸發(fā)計(jì)數(shù)器231重置計(jì)數(shù)值N。為一已知值Npkei (如歸零)，且使計(jì)數(shù)器231依據(jù)除頻信號^11以累計(jì)計(jì)數(shù)值N。。舉例而言，每當(dāng)計(jì)數(shù)器231接收到除頻信號Sfd，計(jì)數(shù)器231就將計(jì)數(shù)值N。增加一已知值Npke2 (如增加1)。當(dāng)計(jì)數(shù)值小于臨界信號Sth時(shí)，計(jì)數(shù)器231產(chǎn)生表示“致能”的輸出信號；當(dāng)計(jì)數(shù)值N。大于或等于臨界信號Sth時(shí)，計(jì)數(shù)器231產(chǎn)生表示“不致能”的輸出信號。邏輯電路232接收輸入信號Sin與輸出信號Sot以產(chǎn)生延遲信號&ELAY。更明確地說，當(dāng)輸入信號表示“致能”或輸出信號Sot表示“致能”時(shí)，延遲信號表示“致能”。當(dāng)輸入信號Sin與輸出信號Sott皆表示“不致能”時(shí)，延遲信號Sdelay表示“不致能”。以下將更進(jìn)一步說明單擊電路200的工作原理。單擊電路200所產(chǎn)生的延遲信號Sdelay的波形與圖1類似。當(dāng)輸入信號^表示“致能”時(shí)，單擊電路200的邏輯電路232產(chǎn)生表示“致能”的延遲信號SDEUY。當(dāng)輸入信號Sin從表示“致能”切換為表示“不致能”時(shí)，邏輯電路232所產(chǎn)生的延遲信號Sdeuy的邏輯取決于計(jì)數(shù)器231的輸出信號SOTT。當(dāng)輸入信號從表示“致能”切換為表示“不致能”時(shí)，此時(shí)輸入信號^觸發(fā)計(jì)數(shù)器231重置計(jì)數(shù)值N。為已知值Npkei (如歸零)，且使計(jì)數(shù)器231依據(jù)除頻信號^11以累計(jì)計(jì)數(shù)值N。。由于此時(shí)計(jì)數(shù)值N。小于臨界信號Sth，因此計(jì)數(shù)器231所產(chǎn)生的輸出信號Sot表示“致能”。如此，邏輯電路232所產(chǎn)生的延遲信號Sdeuy也會表示“致能”。當(dāng)經(jīng)過一延遲時(shí)間Tdeuy后，計(jì)數(shù)器231累計(jì)計(jì)數(shù)值Nc至等于臨界信號Sth，此時(shí)計(jì)數(shù)器231所產(chǎn)生的輸出信號Sot切換為表示“不致能”。因此，邏輯電路232所產(chǎn)生的延遲信號^ieuy也會切換為表示“不致能”。也就是說，當(dāng)單擊電路200接收到表示“致能”的輸入信號^時(shí)，單擊電路200所產(chǎn)生的延遲信號Sdelay表示“致能”；當(dāng)輸入信號^從表示“致能”切換為表示“不致能”時(shí)，單擊電路200所產(chǎn)生的延遲信號Sdelay仍表示“致能”，并維持一段延遲時(shí)間TDEUY1。此外，當(dāng)輸入信號Sin從表示“致能”切換為表示“不致能”之后，若單擊電路200于延遲時(shí)間Tdelayi內(nèi)又接收到表示“致能”的輸入信號(如圖3所示)，此時(shí)由于當(dāng)輸入信號Sin再次從表示“致能”切換為表示“不致能”會再次觸發(fā)計(jì)數(shù)器231，而使計(jì)數(shù)器231再次重置計(jì)數(shù)值N。，因此需再經(jīng)過延遲時(shí)間Tdeuy2 (其中延遲時(shí)間TDEUY1、TDEUY2的長度皆等于Tdelay)，計(jì)數(shù)器231才會累計(jì)計(jì)數(shù)值N。至臨界信號Sth，而使得單擊電路200所產(chǎn)生的延遲信號Sdelay從表示“致能”切換為表示“不致能”。換句話說，當(dāng)單擊電路200于延遲時(shí)間(Tdeuyi)內(nèi)接收到表示“致能”的輸入信號^時(shí)，輸入信號^會再次觸發(fā)單擊電路 200，而使得計(jì)數(shù)器232的計(jì)數(shù)值N。重新計(jì)算。如此，單擊電路200所產(chǎn)生的延遲信號^ielay 維持表示“致能”的延遲時(shí)間Tdelay也重新計(jì)算。此外，設(shè)每次計(jì)數(shù)器231接收到除頻信號Sfd時(shí)，計(jì)數(shù)器231將計(jì)數(shù)值N。增加1，且除頻信號Sfd的周期為參考周期信號Skef的周期的2n倍。因此計(jì)數(shù)器231累計(jì)計(jì)數(shù)值N。至等于臨界信號Sth所需的時(shí)間(延遲時(shí)間Tdelay)的長度可以下式表示Tdelay = 2n X Teef X Sth (1)；Tkef表示參考周期信號Skef的周期。由式⑴可知，相較于現(xiàn)有技術(shù)的單擊電路， 本發(fā)明的單擊電路200可通過提高N，即可提高延遲時(shí)間Tdeuy的數(shù)量級。換句話說，只要將除頻電路220的除頻次數(shù)(N)增加，即可縮短參考周期信號Skef的周期TKEF。如此一來， 當(dāng)以RC振蕩器實(shí)施周期信號產(chǎn)生器210時(shí)，可減少RC振蕩器的電阻值與電容值。換句話說，單擊電路200通過將除頻電路220的除頻次數(shù)(N)增加，可有效地縮減單擊電路200的 RC振蕩器在芯片所占的電路面積，因此本發(fā)明的單擊電路200可整合于芯片中。此外，由式 (1)可知，使用者可通過調(diào)整臨界信號Sth的值以調(diào)整延遲時(shí)間Tdeuy的長度，如此帶給使用者設(shè)計(jì)上更大的彈性。請參考圖4，圖4為說明本發(fā)明的周期信號產(chǎn)生器210的示意圖。周期信號產(chǎn)生器 210包括一振蕩器(RC振蕩器)211以及一與非門(NAND gate)212。振蕩器211包括電阻 R1與&、電容C1以及反相器INV1與訊^。振蕩器211用來產(chǎn)生一振蕩信號^。，且振蕩信號 Sffie的周期的長度取決于電阻R1、R2的電阻值與電容C1的電容值。與非門212依據(jù)振蕩信號S.與輸出信號Sot進(jìn)行邏輯運(yùn)算，以產(chǎn)生參考周期信號SKEF。更明確地說，當(dāng)輸出信號 Sott表示“致能”時(shí)，與非門212輸出振蕩器211的振蕩信號作為參考周期信號Skef ；反之，當(dāng)輸出信號Sot表示“不致能”時(shí)，與非門212不輸出振蕩器211的振蕩信號 ^。請參考圖5，圖5為本發(fā)明的除頻電路的第一實(shí)施例520的示意圖。除頻電路520 可用來實(shí)施圖2中的除頻電路220。除頻電路520包括D型鎖存器L1 Ln。每個(gè)D型鎖存器皆具有一輸入端D、一時(shí)脈端CLK、一正輸出端Q以及一負(fù)輸出端QN，其耦接關(guān)系如圖5所示。在除頻電路520中，D型鎖存器L1的正輸出端Q所輸出的信號的周期為參考周期信號 Seef的2倍；D型鎖存器L2的正輸出端Q所輸出的信號的周期為參考周期信號Skef的22倍； 依此類推，可知D型鎖存器Ln的正輸出端Q所輸出的信號(即為除頻信號的周期為參考周期信號Skef的2n倍。換句話說，增加除頻電路520中D型鎖存器的數(shù)量N，即可增加除頻電路520的除頻次數(shù)，以提高除頻信號Sfd的周期的數(shù)量級。請參考圖6，圖6為本發(fā)明的除頻電路的第二實(shí)施例620的示意圖。相較于除頻電路520，除頻電路620還包括選擇電路SL1 SLn。每個(gè)選擇電路皆具有一輸入端I、輸出端 O1與A以及控制端C。選擇電路SL1 SLn的輸入端I分別耦接至D型鎖存器L1 Ln的正輸出端Q。選擇電路SL1 SLfrl)的輸出端O1分別耦接至D型鎖存器L2 Ln的時(shí)脈端 CLK。選擇電路SL1 SLn的輸出端&耦接至圖2中的計(jì)數(shù)器231。選擇電路SL1 SLn的控制端C分別用來接收控制信號、 、。當(dāng)控制信號、 、表示“時(shí)脈”時(shí)，選擇電路 SL1 ^的輸入端I耦接至各自的輸出端O1 ；當(dāng)控制信號、 、表示“除頻”時(shí)，選擇電路SL1 SLn的輸入端I耦接至各自的輸出端02。因此，當(dāng)控制信號、 、之中的控制信號、表示“除頻”且其他控制信號表示“時(shí)脈”時(shí)，此時(shí)D型鎖存器L1的正輸出端Q通過選擇電路SL1而耦接至計(jì)數(shù)器231。換句話說，此時(shí)D型鎖存器L1的正輸出端Q所輸出的信號會被用來作為除頻信號^。也就是說，選擇電路SL1 SLn依據(jù)控制信號、 S。N，可在D型鎖存器L1 Ln中選擇一 D型鎖存器(L1)輸出除頻信號i5FD。此時(shí)，由于除頻信號^11 的周期為參考周期信號的周期Tkef的21倍，因此單擊電路200的延遲時(shí)間Tdeuy可以下式表示Tdelay = 21 X Teef X Sth (2)；因此，由式⑵可知，通過除頻電路620的設(shè)計(jì)，輸入適當(dāng)?shù)目刂菩盘枴?、即可動態(tài)調(diào)整延遲時(shí)間Tdelay的長度的數(shù)量級，而帶給使用者更大的方便。請參考圖7，圖7為本發(fā)明的發(fā)射器700的示意圖。發(fā)射器700用來依據(jù)輸入信號^^產(chǎn)生一放大信號SPA。舉例而言，發(fā)射器700為一遙控器，使用者可通過遙控器以發(fā)送輸入信號SIN。發(fā)射器700包括一緩沖電路710、一功率放大器720、一單擊電路730以及一鎖相回路740。緩沖電路710用來修整輸入信號Sin的波形。單擊電路730可以類似單擊電路200的方式實(shí)施。鎖相回路740用來產(chǎn)生一參考頻率信號SKFEQ。舉例而言，若發(fā)射器 700所發(fā)射的信號的頻率為900MHz，則鎖相回路740需產(chǎn)生一頻率為900MHz的參考頻率信號Skefq提供給功率放大器720。在本發(fā)明的發(fā)射器700中，單擊電路730所產(chǎn)生的延遲信號^ieuy控制鎖相回路740。當(dāng)延遲信號Sdelay表示“致能”時(shí)，鎖相回路740產(chǎn)生參考頻率信號Skefq ；當(dāng)延遲信號^ielay表示“不致能”時(shí)，鎖相回路740不產(chǎn)生參考頻率信號SKEFQ。功率放大器720用來依據(jù)輸入信號Sin與參考頻率信號Skefq以產(chǎn)生放大信號SPA。在現(xiàn)有技術(shù)中，發(fā)射器的鎖相回路由輸入信號^所控制，舉例而言，當(dāng)輸入信號 ^表示“致能”時(shí)，鎖相回路產(chǎn)生參考頻率信號S_ ；當(dāng)輸入信號^表示“不致能”時(shí)，鎖相回路不產(chǎn)生參考頻率信號SKEFQ。然而，由于鎖相回路產(chǎn)生參考頻率信號Skefq時(shí)，需先經(jīng)過一段鎖頻時(shí)間才能鎖定頻率，因此造成當(dāng)使用者通過發(fā)射器陸陸續(xù)續(xù)發(fā)射信號時(shí)，發(fā)射器每次都須等待鎖相回路重新鎖定頻率后才可發(fā)射信號。在本發(fā)明的發(fā)射器700中，通過單擊電路730的延遲信號Sdelay可延遲鎖相回路740的關(guān)閉時(shí)間。舉例而言，當(dāng)輸入信號Sin從表示“致能”切換為表示“不致能”時(shí)，單擊電路730所產(chǎn)生的延遲信號^ieuy仍表示“致能” 并維持一段延遲時(shí)間Tdeuy，而使鎖相回路740于延遲時(shí)間Tdeuy內(nèi)仍維持產(chǎn)生參考頻率信號 SKEFQ。換句話說，當(dāng)使用者通過本發(fā)明的發(fā)射器700陸陸續(xù)續(xù)發(fā)射信號時(shí)，輸入信號Sin會持續(xù)地重新觸發(fā)單擊電路730以延長延遲信號Sdelay表示“致能”的時(shí)間，如此可使鎖相回路740保持于鎖定頻率的狀態(tài)，因此發(fā)射器700可直接發(fā)射信號。也就是說，通過單擊電路 730的延遲信號Sdeuy以延遲鎖相回路740的關(guān)閉時(shí)機(jī)，可縮短發(fā)射器700的啟動時(shí)間。請參考圖8，圖8為本發(fā)明的緩沖電路710的示意圖。緩沖電路710包括反相器 INVbi INVbm，其中M表示偶數(shù)。綜上所述，本發(fā)明提供一種可整合于芯片中的單擊電路。在本發(fā)明的單擊電路中， 除頻電路依據(jù)周期信號產(chǎn)生器的參考周期信號，以產(chǎn)生除頻信號。當(dāng)輸入信號從表示“致能”切換為表示“不致能”時(shí)，輸入信號觸發(fā)計(jì)數(shù)器重置一計(jì)數(shù)值。計(jì)數(shù)器依據(jù)除頻信號累計(jì)一計(jì)數(shù)值，并比較計(jì)數(shù)值與一臨界信號以產(chǎn)生輸出信號。邏輯電路依據(jù)輸出信號與輸入信號可產(chǎn)生延遲信號。如此，通過提高除頻電路的除頻次數(shù)以增加除頻信號的周期的數(shù)量級， 可有效地減小周期信號產(chǎn)生器的振蕩器的電阻值與電容值，而使得本發(fā)明的單擊電路可整合于芯片中。此外，本發(fā)明另提供一種發(fā)射器，本發(fā)明的發(fā)射器通過單擊電路所輸出的延遲信號以控制鎖相回路產(chǎn)生參考頻率信號。換句話說，本發(fā)明的發(fā)射器通過單擊電路所輸出的延遲信號，可延遲鎖相回路的關(guān)閉時(shí)機(jī)，如此，可使鎖相回路保持于鎖定頻率的狀態(tài)，以縮短發(fā)射器于發(fā)射信號時(shí)的啟動時(shí)間，帶給使用者更大的便利。以上所述僅為本發(fā)明較佳實(shí)施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種可整合于芯片中的單擊電路，其特征在于，包括一周期信號產(chǎn)生器，依據(jù)一輸出信號產(chǎn)生一參考周期信號；其中當(dāng)該輸出信號表示致能時(shí)，該周期信號產(chǎn)生器產(chǎn)生該參考周期信號；一除頻電路，依據(jù)該參考周期信號產(chǎn)生一除頻信號；以及一計(jì)數(shù)器，用來依據(jù)一輸入信號及該除頻信號累計(jì)一計(jì)數(shù)值，并比較該計(jì)數(shù)值與一臨界信號以產(chǎn)生該輸出信號。
2.根據(jù)權(quán)利要求1所述的可整合于芯片中的單擊電路，其特征在于，當(dāng)該輸入信號從表示致能切換為表示不致能時(shí)，該輸入信號觸發(fā)該計(jì)數(shù)器重置該計(jì)數(shù)值，且使該計(jì)數(shù)器依據(jù)該除頻信號累計(jì)該計(jì)數(shù)值；其中當(dāng)該計(jì)數(shù)值小于該臨界信號時(shí)，該輸出信號表示致能；當(dāng)該計(jì)數(shù)值大于或等于該臨界信號時(shí)，該輸出信號表示不致能。
3.根據(jù)權(quán)利要求2所述的可整合于芯片中的單擊電路，其特征在于，還包括 一邏輯電路，用來接收該輸入信號與該輸出信號以產(chǎn)生一延遲信號；其中當(dāng)該輸入信號表示致能或該輸出信號表示致能時(shí)，該延遲信號表示致能；當(dāng)該輸入信號與該輸出信號皆表示不致能時(shí)，該延遲信號表示不致能。
4.根據(jù)權(quán)利要求3所述的可整合于芯片中的單擊電路，其特征在于，該計(jì)數(shù)器累計(jì)該計(jì)數(shù)值至等于該臨界信號所需的時(shí)間為一延遲時(shí)間；該除頻信號的周期為該參考周期信號的周期的N倍，且N表示一正整數(shù)；該延遲時(shí)間可以下式表示Tdelay — 2 X Teef X Sth ；其中Tdelay表示該延遲時(shí)間，Teef表示該參考周期信號的周期，Sth表示該臨界信號。
5.根據(jù)權(quán)利要求1所述的可整合于芯片中的單擊電路，其特征在于， 該周期信號產(chǎn)生器包括一振蕩器，用來產(chǎn)生一振蕩信號；以及一與非門，用來依據(jù)該振蕩信號與該輸出信號進(jìn)行邏輯運(yùn)算，以產(chǎn)生該參考周期信號；其中該振蕩器為一相移電路； 該除頻電路包括N個(gè)D型鎖存器，每個(gè)D型鎖存器皆具有一輸入端、一時(shí)脈端、一正輸出端以及一負(fù)輸出端；其中所述N個(gè)D型鎖存器的一第一個(gè)D型鎖存器的時(shí)脈端用來接收該參考周期信號， 該第一個(gè)D型鎖存器的負(fù)輸出端耦接至該第一個(gè)D型鎖存器的輸入端，該第一個(gè)D型鎖存器的正輸出端耦接至所述N個(gè)D型鎖存器的一第二個(gè)D型鎖存器的時(shí)脈端；其中所述N個(gè)D型鎖存器的一第K個(gè)D型鎖存器的時(shí)脈端耦接至所述N個(gè)D型鎖存器的一第(K-I)個(gè)D型鎖存器的正輸出端，該第K個(gè)D型鎖存器的輸入端耦接至該第K個(gè)D 型鎖存器的負(fù)輸出端，該第K個(gè)D型鎖存器的正輸出端耦接至所述N個(gè)D型鎖存器的一第 (K+1)個(gè)D型鎖存器的時(shí)脈端，K為正整數(shù)，2彡K彡(N-I)；其中所述N個(gè)D型鎖存器的一第N個(gè)D型鎖存器的輸入端耦接至該第N個(gè)D型鎖存器的負(fù)輸出端，該第N個(gè)D型鎖存器的正輸出端用來輸出該除頻信號。
6.根據(jù)權(quán)利要求5所述的可整合于芯片中的單擊電路，其特征在于，該除頻電路還包括N個(gè)選擇電路，分別用來依據(jù)N個(gè)控制信號選擇所述N個(gè)D型鎖存器的一第I個(gè)D型鎖存器輸出該除頻信號，I表示正整數(shù)，且1其中當(dāng)所述N個(gè)控制信號的一第I個(gè)控制信號表示除頻時(shí)，所述N個(gè)D型鎖存器的該第I個(gè)D型鎖存器的正輸出端耦接至該計(jì)數(shù)器，以輸出該除頻信號至該計(jì)數(shù)器；其中該計(jì)數(shù)器累計(jì)該計(jì)數(shù)值至等于該臨界信號所需的時(shí)間為一延遲時(shí)間，該延遲時(shí)間可以下式表示Tdelay — 2 X Teef X Sth ；其中Tdelay表示該延遲時(shí)間，Teef表示該參考周期信號的周期，Sth表示該臨界信號。
7.一種可縮短啟動時(shí)間的發(fā)射器，其特征在于，用來依據(jù)一輸入信號發(fā)射一放大信號， 包括一鎖相回路，用來依據(jù)一延遲信號產(chǎn)生一參考頻率信號； 其中當(dāng)該延遲信號表示致能時(shí)，該鎖相回路產(chǎn)生該參考頻率信號； 一功率放大器，用來依據(jù)該輸入信號與該參考頻率信號產(chǎn)生該放大信號；以及一根據(jù)權(quán)利要求3所述的單擊電路，用來依據(jù)該輸入信號產(chǎn)生該延遲信號， 其中當(dāng)該輸入信號從表示致能切換為表示不致能時(shí)，該單擊電路所產(chǎn)生的該延遲信號仍表示致能并維持一延遲時(shí)間，而使該鎖相回路于該延遲時(shí)間內(nèi)仍維持產(chǎn)生該參考頻率信號。
8.根據(jù)權(quán)利要求7所述的可縮短啟動時(shí)間的發(fā)射器，其特征在于，該發(fā)射器還包括一緩沖電路，該緩沖電路用來修整該輸入信號的波形；該緩沖電路包括M個(gè)串聯(lián)連接的反相器，且M表示一偶數(shù)。
9.一種用來節(jié)省發(fā)射器的啟動時(shí)間的方法，其特征在于，該發(fā)射器用來依據(jù)一輸入信號發(fā)射一放大信號，該發(fā)射器具有一鎖相回路以及一功率放大器，該鎖相回路用來產(chǎn)生一參考頻率信號，該功率放大器用來依據(jù)該輸入信號與該參考頻率信號產(chǎn)生該放大信號，該方法包括提供一單擊電路；該單擊電路依據(jù)該輸入信號產(chǎn)生一延遲信號；以及依據(jù)該延遲信號控制該鎖相回路以產(chǎn)生該參考頻率信號。
10.根據(jù)權(quán)利要求9所述的用來節(jié)省發(fā)射器的啟動時(shí)間的方法，其特征在于， 依據(jù)該延遲信號控制該鎖相回路以產(chǎn)生該參考頻率信號包括當(dāng)該延遲信號表示致能時(shí)，該鎖相回路產(chǎn)生該參考頻率信號； 該單擊電路依據(jù)該輸入信號產(chǎn)生該延遲信號包括 當(dāng)該輸入信號表示致能時(shí)，產(chǎn)生表示致能的該延遲信號；當(dāng)該輸入信號從表示致能切換為表示不致能時(shí)，該延遲信號仍表示致能并維持一延遲時(shí)間，而使該鎖相回路于該延遲時(shí)間內(nèi)仍維持產(chǎn)生該參考頻率信號。
全文摘要
一種單擊電路、發(fā)射器及節(jié)省發(fā)射器啟動時(shí)間的方法，該單擊電路通過一除頻電路依據(jù)周期信號產(chǎn)生器所產(chǎn)生的參考周期信號產(chǎn)生除頻信號。如此，通過增加除頻電路的除頻次數(shù)即可增加除頻信號的周期的數(shù)量級，而有效地減小周期信號產(chǎn)生器的RC振蕩器的電阻值與電容值。因此，可縮減周期信號產(chǎn)生器的RC振蕩器所占的電路面積，而使得單擊電路可整合于芯片中。
文檔編號H03L7/18GK102281064SQ20101020781
公開日2011年12月14日 申請日期2010年6月13日 優(yōu)先權(quán)日2010年6月13日
發(fā)明者李文正 申請人:普誠科技股份有限公司