專利名稱：基于fpga的高斯白噪聲發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種信號處理技術(shù)領(lǐng)域的裝置，具體是一種基于FPGA(現(xiàn)場可編 程門陣列，F(xiàn)ield Programmable Gate Array)的高斯白噪聲發(fā)生器。
背景技術(shù)：
在通信和控制系統(tǒng)中，高斯白噪聲是很常見的噪聲信號，因此需要利用高斯白噪 聲信號源測試和檢驗系統(tǒng)的抗干擾性能。同時，在無線通信信道中，常常需要高斯白噪聲信 號源。所以設(shè)計實現(xiàn)一個結(jié)構(gòu)簡單、性能可靠的高斯白噪聲信號源，對系統(tǒng)檢測有非常必要 的意義?，F(xiàn)有的高斯噪聲發(fā)生器通常有物理噪聲發(fā)生器和數(shù)字合成噪聲發(fā)生器兩類。雖然 物理噪聲發(fā)生器精度比較高，但是實現(xiàn)電路較為復雜，所以在工程中更多的選用數(shù)字式噪 聲發(fā)生器。目前，很多高斯白噪聲源是在微處理器和DSP等系統(tǒng)上實現(xiàn)的，因為它們通過使 用函數(shù)庫可以方便的計算出正弦和指數(shù)函數(shù)。但利用硬件仿真器可以大幅度提高仿真速度。經(jīng)對現(xiàn)有文獻檢索發(fā)現(xiàn)，中國專利申請?zhí)枮?88200391. 7，名稱為數(shù)字式話音級 高斯白噪聲發(fā)生器，該技術(shù)包括噪聲源、放大器、衰減器，噪聲源由28階m序列發(fā)生器與 可擦除只讀存貯器EPROM構(gòu)成，數(shù)字噪聲經(jīng)數(shù)模轉(zhuǎn)換器輸出為通用的模擬白噪聲。該技術(shù) 通過硬件電路實現(xiàn)的數(shù)字式高斯白噪聲，該技術(shù)直接對序列發(fā)生器產(chǎn)生的偽隨機序列進行 抽頭處理作為數(shù)字白噪聲輸出給數(shù)模轉(zhuǎn)換器。但該技術(shù)所產(chǎn)生的數(shù)字高斯白噪聲輸出速率 低，效果差，不適合復雜系統(tǒng)的應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種基于FPGA的高斯白噪聲 發(fā)生器。本發(fā)明通過對函數(shù)的擬合與運用，實現(xiàn)了對偽隨機數(shù)的有效處理，輸出速率高，噪 聲效果好，且適合應(yīng)用于復雜的系統(tǒng)。本發(fā)明是通過以下技術(shù)方案實現(xiàn)的本發(fā)明包括偽隨機序列發(fā)生裝置、運算裝置、存儲裝置和控制模塊，其中控制 模塊與運算裝置相連傳輸運算命令信號，控制模塊與存儲裝置相連傳輸數(shù)據(jù)地址信號和數(shù) 據(jù)有效信號，控制模塊與偽隨機序列發(fā)生裝置相連傳輸序列生成命令信號，運算裝置與存 儲裝置相連傳輸運算數(shù)據(jù)和運算結(jié)果，偽隨機序列發(fā)生裝置與存儲裝置相連傳輸偽隨機序 列信號。所述的偽隨機序列發(fā)生裝置是第一移位寄存器。所述的運算裝置包括加法器、乘法器、第二移位寄存器和二元電路選擇器，其中 第二移位寄存器與存儲裝置相連傳輸擬合函數(shù)數(shù)據(jù)，乘法器與第二移位寄存器相連傳輸擬 合函數(shù)數(shù)據(jù)，加法器與乘法器相連傳輸乘法結(jié)果信息，加法器與存儲裝置相連傳輸求和結(jié) 果信息，二元電路選擇器與存儲裝置相連傳輸最終的運算結(jié)果，加法器、乘法器、第二移位寄存器和二元電路選擇器分別與控制模塊相連傳輸運算控制指令信息。所述的控制模塊包括數(shù)據(jù)地址控制子模塊、數(shù)據(jù)有效控制子模塊、偽隨機序列有 效控制子模塊和運算控制子模塊，其中數(shù)據(jù)地址控制子模塊與存儲裝置相連傳輸數(shù)據(jù)地 址信號，數(shù)據(jù)有效控制子模塊與存儲裝置相連傳輸數(shù)據(jù)有效控制信號，偽隨機序列有效控 制子模塊與偽隨機序列發(fā)生裝置相連傳輸偽隨機序列啟動和停止信號，運算控制子模塊與 運算裝置相連傳輸函數(shù)運算控制信號和二元電路選擇器控制信號。所述的存儲裝置包括數(shù)據(jù)存儲單元和數(shù)據(jù)地址存儲單元，其中數(shù)據(jù)存儲單元 與控制模塊相連傳輸存儲指令信息，數(shù)據(jù)存儲單元與偽隨機序列發(fā)生裝置相連傳輸有效偽 隨機序列信息，數(shù)據(jù)存儲單元與運算裝置相連傳輸運算數(shù)據(jù)信息，數(shù)據(jù)地址存儲單元與控 制模塊相連傳輸數(shù)據(jù)存儲地址信息。所述的控制模塊與計數(shù)器相連。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是大大減小了裝置的復雜度，且提高了高斯 白噪聲的輸出速率，得到的高斯白噪聲方差近似為1，從而適合于復雜的系統(tǒng)。


圖1是實施例得到的高斯白噪聲模擬示意圖。
具體實施例方式以下結(jié)合附圖對本發(fā)明的裝置進一步描述本實施例在以本發(fā)明技術(shù)方案為前提 下進行實施，給出了詳細的實施方式和具體的操作過程，但本發(fā)明的保護范圍不限于下述 的實施例。實施例本實施例包括偽隨機序列發(fā)生裝置、運算裝置、存儲裝置、計數(shù)器和控制模塊，其 中控制模塊與運算裝置相連傳輸運算命令信號，控制模塊與存儲裝置相連傳輸數(shù)據(jù)地址 信號和數(shù)據(jù)有效信號，控制模塊與偽隨機序列發(fā)生裝置相連傳輸序列生成命令信號，運算 裝置與存儲裝置相連傳輸運算數(shù)據(jù)和運算結(jié)果，偽隨機序列發(fā)生裝置與存儲裝置相連傳輸 偽隨機序列信號，計數(shù)器與控制模塊相連傳輸計數(shù)信息。所述的偽隨機序列發(fā)生裝置是第一移位寄存器。本實施例中的第一移位寄存器是最大長度是50位的線性反饋移位寄存器。所述的運算裝置包括加法器、乘法器、第二移位寄存器和二元電路選擇器，其中 第二移位寄存器與存儲裝置相連傳輸擬合函數(shù)數(shù)據(jù)，乘法器與第二移位寄存器相連傳輸擬 合函數(shù)數(shù)據(jù)，加法器與乘法器相連傳輸乘法結(jié)果信息，加法器與存儲裝置相連傳輸求和結(jié) 果信息，二元電路選擇器與存儲裝置相連傳輸最終的運算結(jié)果，加法器、乘法器、第二移位 寄存器和二元電路選擇器分別與控制模塊相連傳輸運算控制指令信息。所述的控制模塊包括數(shù)據(jù)地址控制子模塊、數(shù)據(jù)有效控制子模塊、偽隨機序列有 效控制子模塊和運算控制子模塊，其中數(shù)據(jù)地址控制子模塊與存儲裝置相連傳輸數(shù)據(jù)地 址信號，數(shù)據(jù)有效控制子模塊與存儲裝置相連傳輸數(shù)據(jù)有效控制信號，偽隨機序列有效控 制子模塊與偽隨機序列發(fā)生裝置相連傳輸偽隨機序列啟動和停止信號，運算控制子模塊與 運算裝置相連傳輸函數(shù)運算控制信號和二元電路選擇器控制信號。
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所述的存儲裝置包括數(shù)據(jù)存儲單元和數(shù)據(jù)地址存儲單元，其中數(shù)據(jù)存儲單元 與控制模塊通過內(nèi)部數(shù)據(jù)接口相連傳輸存儲指令信息，數(shù)據(jù)存儲單元與偽隨機序列發(fā)生裝 置通過內(nèi)部數(shù)據(jù)接口相連傳輸有效偽隨機序列信息，數(shù)據(jù)存儲單元與運算裝置通過內(nèi)部數(shù) 據(jù)接口相連傳輸運算數(shù)據(jù)信息，數(shù)據(jù)地址存儲單元與控制模塊通過內(nèi)部數(shù)據(jù)接口相連傳輸 數(shù)據(jù)存儲地址信息，數(shù)據(jù)存儲單元和數(shù)據(jù)地址存儲單元分別通過外部數(shù)據(jù)接口與外部設(shè)備 相連傳輸數(shù)據(jù)信息和數(shù)據(jù)地址信息。本實施例裝置采用Xilinx Spartan-3A DSP 1800A開發(fā)板實現(xiàn)，其中控制模塊 是其中的邏輯單元及其微處理器IP核MicroBlaze的數(shù)字邏輯電路來實現(xiàn)的；偽隨機序 列發(fā)生裝置和運算裝置是其中的邏輯單元及其微處理器IP核MicroBlaze的DPS運算單 元中移位寄存器實現(xiàn)的；存儲裝置是其中的邏輯單元及其微處理器IP核MicroBlaze的 Block-RAM 實現(xiàn)的。本實施例的實施運行過程是步驟一控制模塊向偽隨機序列發(fā)生裝置發(fā)送有效信號。步驟二 偽隨機序列發(fā)生裝置接收到有效命令信號后在1. 024KHZ的時鐘驅(qū)動下， 產(chǎn)生50位的隨機序列，U1和U2可分別取隨機序列的前32位和后18位，并分別將U1和U2 傳給存儲裝置。步驟三控制模塊向存儲裝置發(fā)送數(shù)據(jù)有效信號，并向運算裝置發(fā)送運行信號。步驟四運算裝置讀取存儲裝置中的數(shù)據(jù)，進行下列運算，并將運算結(jié)果信息^和 X2傳給存儲裝置，同時發(fā)送運算完成信號給控制模塊/(M1) = ^-In(M1) ’gl(α2) = V2 sin(2^a2) ’^2(α2) = V2cos(2^a2),X1 = f (U1)gl(U2),X2 = f (U1) g2 (U2)，步驟五控制模塊中的運算控制子模塊不斷向二元電路選擇器發(fā)送0/1指令，控 制結(jié)果輸出，二元電路選擇器根據(jù)信號，通過內(nèi)部數(shù)據(jù)總線讀取存儲模塊中的相應(yīng)數(shù)據(jù)并 輸出給總線數(shù)據(jù)接口。步驟六裝置每發(fā)送完兩組數(shù)據(jù)，控制模塊就再次向偽隨機序列發(fā)生裝置發(fā)送有 效信號，返回步驟一，直到達到計數(shù)器預設(shè)的次數(shù)停止。本實施例得到的高斯白噪聲的概率分布示意圖如圖1所示，其縱坐標為概率百分 比值，橫坐標為信噪比(單位/dB)。采用現(xiàn)有技術(shù)的方法直接采用偽隨機序列的數(shù)據(jù)產(chǎn)生的高斯白噪聲的方差 超過2，而采用本實施例的裝置對產(chǎn)生的10000個數(shù)據(jù)處理后的高斯白噪聲的均值為 0. 010700336319647,方差為0. 999869024280097，得到的高斯白噪聲的方差近似為1，從而
適用范圍廣。
權(quán)利要求
一種基于FPGA的高斯白噪聲發(fā)生器，包括偽隨機序列發(fā)生裝置、運算裝置、存儲裝置和控制模塊，其特征在于，控制模塊與運算裝置相連傳輸運算命令信號，控制模塊與存儲裝置相連傳輸數(shù)據(jù)地址信號和數(shù)據(jù)有效信號，控制模塊與偽隨機序列發(fā)生裝置相連傳輸序列生成命令信號，運算裝置與存儲裝置相連傳輸運算數(shù)據(jù)和運算結(jié)果，偽隨機序列發(fā)生裝置與存儲裝置相連傳輸偽隨機序列信號；所述的運算裝置包括加法器、乘法器、第二移位寄存器和二元電路選擇器，其中第二移位寄存器與存儲裝置相連傳輸擬合函數(shù)數(shù)據(jù)，乘法器與第二移位寄存器相連傳輸擬合函數(shù)數(shù)據(jù)，加法器與乘法器相連傳輸乘法結(jié)果信息，加法器與存儲裝置相連傳輸求和結(jié)果信息，二元電路選擇器與存儲裝置相連傳輸最終的運算結(jié)果，加法器、乘法器、第二移位寄存器和二元電路選擇器分別與控制模塊相連傳輸運算控制指令信息。
2.根據(jù)權(quán)利要求1所述的基于FPGA的高斯白噪聲發(fā)生器，其特征是，所述的偽隨機序 列發(fā)生裝置是第一移位寄存器。
3.根據(jù)權(quán)利要求1所述的基于FPGA的高斯白噪聲發(fā)生器，其特征是，所述的控制模塊 包括數(shù)據(jù)地址控制子模塊、數(shù)據(jù)有效控制子模塊、偽隨機序列有效控制子模塊和運算控制 子模塊，其中數(shù)據(jù)地址控制子模塊與存儲裝置相連傳輸數(shù)據(jù)地址信號，數(shù)據(jù)有效控制模塊 與存儲裝置相連傳輸數(shù)據(jù)有效控制信號，偽隨機序列有效控制子模塊與偽隨機序列發(fā)生裝 置相連傳輸偽隨機序列啟動和停止信號，運算控制子模塊與運算裝置相連傳輸函數(shù)運算控 制信號和二元電路選擇器控制信號。
4.根據(jù)權(quán)利要求1或3所述的基于FPGA的高斯白噪聲發(fā)生器，其特征是，所述的控制 模塊與計數(shù)器相連。
5.根據(jù)權(quán)利要求1所述的基于FPGA的高斯白噪聲發(fā)生器，其特征是，所述的存儲裝置 包括數(shù)據(jù)存儲單元和數(shù)據(jù)地址存儲單元，其中數(shù)據(jù)存儲單元與控制模塊相連傳輸存儲 指令信息，數(shù)據(jù)存儲單元與偽隨機序列發(fā)生裝置相連傳輸有效偽隨機序列信息，數(shù)據(jù)存儲 單元與運算裝置相連傳輸運算數(shù)據(jù)信息，數(shù)據(jù)地址存儲單元與控制模塊相連傳輸數(shù)據(jù)存儲 地址信息。
全文摘要
一種信號處理技術(shù)領(lǐng)域的基于FPGA的高斯白噪聲發(fā)生器，包括偽隨機序列發(fā)生裝置、運算裝置、存儲裝置和控制模塊，其中控制模塊與運算裝置相連傳輸運算命令信號，控制模塊與存儲裝置相連傳輸數(shù)據(jù)地址信號和數(shù)據(jù)有效信號，控制模塊與偽隨機序列發(fā)生裝置相連傳輸序列生成命令信號，運算裝置與存儲裝置相連傳輸運算數(shù)據(jù)和運算結(jié)果，偽隨機序列發(fā)生裝置與存儲裝置相連傳輸偽隨機序列信號。所述的運算裝置包括加法器、乘法器、第二移位寄存器和二元電路選擇器。本發(fā)明大大減小了裝置的復雜度，且提高了高斯白噪聲的輸出速率，得到的高斯白噪聲方差近似為1，從而適合于復雜的系統(tǒng)。
文檔編號H03B29/00GK101888209SQ20101023432
公開日2010年11月17日 申請日期2010年7月23日 優(yōu)先權(quán)日2010年7月23日
發(fā)明者宋葉波, 李振波, 王祺皓, 陳佳品 申請人:上海交通大學