專利名稱：一種超高精度數(shù)?；旌蟘mos可編程時鐘延時控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于可編程延時器技術(shù)領(lǐng)域，具體涉及一種超高精度數(shù)?；旌螩MOS可編 程時鐘延時控制器。
背景技術(shù)：
超高精度可編程延時器是3D光飛行時間距離圖像傳感器、單光子保密通訊、激光 約束核聚變控制、脈沖激光測距、高速數(shù)據(jù)采集、精密電子測量、內(nèi)存老化測試等許多高新 科技及系統(tǒng)中的核心器件之一。例如，在基于光飛行時間3D距離圖像傳感器系統(tǒng)中，傳感 器控制系統(tǒng)通過控制相機上的參考LED光源在特定時刻發(fā)射一定頻率范圍的光波到被攝 物上，經(jīng)被攝物表面各點反射后的反射光，由相機物鏡聚焦后到達CCD或CMOS圖像傳感器 并檢出，通過測量圖像傳感器各像素點的發(fā)射光與反射光之間的時間差，就可以計算出被 攝物表面各點與相機的距離，從而獲得被攝物的3D影像信息。為測量發(fā)射光與反射光的時 間差，需要對LED光源的發(fā)光時鐘信號和圖像傳感器的各像素的電荷傳輸采集延時時鐘信 號進行精確地控制。由于光速約為30萬公里/秒，光在Icm距離內(nèi)的往返時間約為60ps，因 此，要使3D光飛行時間距離傳感器具有Icm的距離精度，必須要求延時器的延時達到60ps 以下的超高精度。同時，為了消除或減少信號傳輸延時、干擾和功耗，需要將延時器電路與 圖像傳感器檢測電路集成在單一芯片中，以實現(xiàn)延時器的超高精度、可編程、小體積、低功 耗、低成本及單芯片化?，F(xiàn)有的實現(xiàn)高精度可編程延時所采用的技術(shù)方案可分為數(shù)字式和模擬式兩大類。 其中，數(shù)字式可編程延時方案包括基于時鐘計數(shù)技術(shù)、基于直接頻率合成(DDFS)技術(shù)以及 基于延遲線技術(shù)等幾種方式。(1)基于時鐘計數(shù)技術(shù)
基于時鐘計數(shù)技術(shù)的延時控制是利用微處理器或可編程器件的系統(tǒng)時鐘周期作為計 數(shù)單位和輸入時鐘的采樣周期，通過對輸入時鐘進行采樣存儲，當(dāng)計數(shù)器到達預(yù)設(shè)的數(shù)值 后輸出該存儲的時鐘信號，從而實現(xiàn)延時的目的，延時的時間就是系統(tǒng)周期乘以計數(shù)器預(yù) 設(shè)的數(shù)值，延時精度最高為系統(tǒng)的時鐘周期。(2 )基于直接頻率合成(DDFS )技術(shù)
基于DDFS技術(shù)的延時控制是利用壓控振蕩器對輸入時鐘信號進行倍頻，然后通過數(shù) 字移相器對倍頻后的信號進行移相后再進行分頻輸出，并通過鎖相環(huán)PLL實現(xiàn)輸入時鐘信 號的頻率與分頻輸出的頻率一致，從而實現(xiàn)延時輸出。延時的精度由VCO的振蕩頻率決定。 例如，要實現(xiàn)IOps的延時精度，則要求VCO的最高輸出頻率及系統(tǒng)的時鐘頻率必須大于等 于IOOGHz的超高頻率。(3)基于延遲線技術(shù)
基于延遲線的延時控制技術(shù)中，根據(jù)延遲線的類型可分為門電路延遲線型和壓控延遲 線(VCDL)型兩種。(a)門電路延遲線型門電路延遲線型延時控制主要由可編程延遲線及延遲鎖定環(huán)構(gòu)成。其延遲線是由一系 列由門電路(如多路復(fù)用器)構(gòu)成的延時單元串聯(lián)而成，由于任何一個門電路都有一個與工 藝及線路相關(guān)的固定傳輸延遲，通過選擇器選擇不同數(shù)量的延遲單元的串聯(lián)組合，就可以 實現(xiàn)不同的延遲時間，并通過延遲鎖定環(huán)DLL實現(xiàn)輸出時鐘信號頻率對輸入時鐘信號頻率 的鎖定。這種延時方式的延時范圍由延時單元的數(shù)目決定，延時精度就是各延時門電路的 固定傳輸延遲時間，由所采用的CMOS工藝決定的。例如，對于典型的0. 35μπι的CMOS工藝， 延時精度約為200ps。要獲得更高的延時精度，可以采用更高端的CMOS加工工藝。(b )壓控延遲線(VCDL )型
VCDL型延時控制以Maxim公司(原Dallas Semiconductor公司)的DS1135芯片為代 表，延遲精度可達Ins級。它主要由壓控延遲線(V⑶L)和補償控制電路構(gòu)成。V⑶L實際上相 當(dāng)于一個延遲時間反比于電源電壓的反向邏輯門，通過改變反向門的供電電壓(也即VCDL 的控制電壓)就可實現(xiàn)可編程延時的目的。補償控制電路主要是由一個延時鎖定環(huán)(DLL)、 參考電壓源(或電流源)、開關(guān)電容型頻控電阻構(gòu)成。補償控制電路的作用有3個
i).補償由于工藝、溫度和電壓引起的延遲偏差；
ii).測量延遲時間，將延遲時間通過基于V⑶L的壓控振蕩器(VCO)轉(zhuǎn)換為頻率，再通 過開關(guān)電容型頻控電阻轉(zhuǎn)換為電平信號反饋到比較器與參考電壓比較，其偏差電壓經(jīng)濾波 后作為VCO的控制電壓，從而使控制電壓(也即延遲時間)隨參考電壓可編程變化；
iii).用上述獲得的控制電壓同時控制其他的一個或多個VCDL，就可得到一路或多路 延遲輸出。這種方式的延時范圍由VCDL的控制電壓范圍決定，延時精度由VCO的輸出振蕩頻 率決定(等于振蕩周期的一半)。要獲得高的延時精度，可使用高頻VC0。延時的線性度由 VCO輸出頻率與控制電壓間的線性度決定。(4)模擬式延時技術(shù)
模擬式可編程延時技術(shù)主要是基于斜坡信號觸發(fā)回路及電壓比較回路的組合，采用這 種方式實現(xiàn)延時的以美國AD公司的AD9501可編程延時發(fā)生器為代表，能夠?qū)崿F(xiàn)IOps級的 延時精度。它通過觸發(fā)器觸發(fā)連接在電壓比較器負輸入端的斜坡信號發(fā)生器，使得電壓比 較器的負輸入端的電位沿斜坡軌跡開始衰減下降。電壓比較器的正輸入端的電位由數(shù)字輸 入經(jīng)DA轉(zhuǎn)換器變成的模擬信號電位決定。經(jīng)過一定時間的衰減，當(dāng)比較器的負輸入端電位 下降到地獄正輸入端電位時，比較器狀態(tài)翻轉(zhuǎn)，輸出高電平信號，從而實現(xiàn)延時輸出。輸出 高電平持續(xù)時間由復(fù)位信號決定，當(dāng)出現(xiàn)復(fù)位信號時，斜坡信號發(fā)生器復(fù)位，比較器停止輸 出高電平。這種方式的延時精度由斜坡發(fā)生器生成的斜坡信號的衰減率及數(shù)字輸入的位數(shù) 決定
上述這些技術(shù)都存在著各自的缺點，主要表現(xiàn)在延時精度低、功耗大、成本高、體積 大、實現(xiàn)困難等方面，具體說明如下
(1)基于時鐘計數(shù)技術(shù)的延時控制中，由于延時的精度都是由系統(tǒng)時鐘周期決定，要 獲得超高的延時精度和超高頻的系統(tǒng)時鐘，需要超高性能的微處理器或可編程器件，因而 成本高、體積大、功耗大。而且以目前的工藝和技術(shù)水準(zhǔn)，最高端的單個處理器和可編程器 件的系統(tǒng)時鐘頻率不超過3GHz，最多也只能實現(xiàn)約300ps的延時精度。(2)基于直接頻率合成(DDFS)技術(shù)的延時精度取決于VCO的振蕩頻率，要獲得超高頻的VC0，需要采用高端的CMOS加工工藝，因而成本高、功耗大。與基于時鐘計數(shù)技術(shù)類 似，以目前的工藝和技術(shù)水準(zhǔn)，VCO的振蕩頻率很難做到超過IOGHz，無法實現(xiàn)IOOps級以下 的延時精度。(3)門電路延遲線型延時技術(shù)的延時精度由延時門電路的傳輸延遲決定，要得到 小的傳輸延遲，同樣也需要高端的CMOS加工工藝，因而成本高，且以目前的工藝水平，難以 實現(xiàn)IOOps級以下的精度。此外，由于可編程能力由其擁有的延時單元的數(shù)量決定，例如， 要實現(xiàn)IObit的可編程范圍，則需要在芯片上嵌入1024個延時單元，因而電路規(guī)模大，增加 了系統(tǒng)的成本和功耗。(4)以Maxim公司的DS1135芯片為代表的壓控延遲線(V⑶L)型延時技術(shù)的缺點 與基于DDFS的延時技術(shù)類似，也需要超高頻VC0，采用高端的CMOS工藝，成本高、功耗大，且 難以實現(xiàn)IOOps級以下的延時精度。此外，其輸入數(shù)值與輸出延時之間的線性度受VCO的 控制電壓與輸出頻率之間線性度的限制。(5)以美國AD公司的AD9501可編程延時發(fā)生器為代表的模擬式可編程延時技術(shù) 雖然可達IOps級延時精度，但該方案的缺點是延時器不是對某個單一的輸入時鐘信號進 行延時，而是由一個觸發(fā)信號觸發(fā)后開始延時輸出一個脈沖，并由復(fù)位信號決定輸出脈沖 的結(jié)束。其輸出時鐘信號的上升沿的延時由輸入數(shù)值可編程控制，而下降沿的延時是由組 成該電路元器件、線路以及采用的CMOS工藝決定的一個固定值，不可編程控制，因此，其輸 出不能對某個輸入時鐘信號的波形進行復(fù)制。此外，前述的DS1135和AD9501已是芯片級產(chǎn)品，一經(jīng)成品后，其精度等級就固定 不再可調(diào)，而且在使用上也不再能與其他CMOS集成電路集成為單一芯片，難以實現(xiàn)系統(tǒng)的 小體積、低成本和低功耗。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種基于新型的壓控延時器(VCD)及PID閉環(huán)控制的數(shù)模 混合式可編程延時控制解決方案，以滿足超高精度(IOps級以下)、小體積、低成本、低功耗、 可編程、延時精度可自定義、實現(xiàn)簡單方便、不需要高頻時鐘、不需要高端CMOS工藝、以及 容易與其它CMOS電路集成為單芯片等方面的要求。首先，本發(fā)明提出一種新型的超高精度CMOS壓控時鐘延時器(V⑶)電路。在此基 礎(chǔ)上，提出一種基于PID閉環(huán)控制的超高精度可編程數(shù)模混合CMOS延時控制器，以實現(xiàn)低 成本、低功耗、小體積、穩(wěn)定、線性、超高精度(IOps以下)的可編程延時。發(fā)明內(nèi)容主要包括3個部分
(1)超高精度壓控延時器(Voltage-Controlled Delay, VCD) 本發(fā)明的超高精度CMOS壓控延時器的電路，其電路原理圖如圖1所示，主要由 四個結(jié)構(gòu)參數(shù)相同的NMOS管附 N4、四個結(jié)構(gòu)參數(shù)相同的PMOS管Pl>4、一個內(nèi)置 電容C、一個壓控電流鏡及一個電壓比較器組成。其中，第一 NMOS管m的柵極與 源極相連并接到第一 PMOS管Pl的源極和第二 PMOS管P2的柵極(圖1中第三節(jié)點
Θ )，第二 NMOS管Ν2的柵極與源極相連并接到第一 PMOS管Pl的柵極和第二 PMOS管Ρ2的源極(圖1中第四節(jié)點⑨),從而形成兩個相互交叉的電流源(4、i5)0第三NMOS管N3與
第三PMOS管P3的源極相連，第四NMOS管N4與第四PMOS管P4的源極相連，第四NMOS管 N4與第三PMOS管P3的柵極連接至輸入時鐘CKI，第三NMOS管N3與第四PMOS管P4的柵 極經(jīng)反相器連接至輸入時鐘CKI，從而形成兩個受輸入時鐘CKI控制的電流旁路ij3、I6)。
電容C的一端與第一 PMOS管P1、第三PMOS管P3的漏極相連(圖1中第一節(jié)點①)，另一端
與第二 PMOS管P2、第四PMOS管P4的漏極相連(圖1中第二節(jié)點②)，通過壓控電流鏡對C
進行充、放電。第三節(jié)點③與第四節(jié)點⑨連接到電壓比較器上，由比較器輸出延時時鐘信號 CKO。該V⑶的工作原理分析如下壓控電流鏡的電流i7、厶相同且由PMOS的柵極控制 電壓Vc控制，在忽略不考慮溝道長度調(diào)制效應(yīng)的情況下，其電流大小近似為
(O
式中從為反型層中電子遷移率，為柵極氧化層單位面積電容，W、L分別為MOS 管的柵極的寬度和長度，Vtk為閥值電壓。當(dāng)CKI為高電平“ 1 ”時,第一 NMOS管Ni、第二 NMOS管N2、第三NMOS管N3、第 一 PMOS管Pl、第三PMOS管P3導(dǎo)通，第四NMOS管N4、第二 NMOS管P2、第四PMOS管P4截
止，流過的電流i3、 4匯聚到第一節(jié)點①后，一路I1經(jīng)壓控電流源到達地極，另一路i2經(jīng)
電容C和壓控電流源到達地極，且兩電流近似相等，電流i2對C進行充電。由于第一 PMOS
管Pl導(dǎo)通，第三節(jié)點③處的電位低于第四節(jié)點O)處電位，因此電壓比較器的輸出CKO為低
電平“0”。在電流i2對電容C進行充電期間，第一節(jié)點①處電位保持不變，第二節(jié)點②處 的電位逐漸降低，當(dāng)降低到一定值的時候，第二 PMOS管P2的源柵電壓Ves大于第二 PMOS管 P2的閥值電壓VTh，第二 PMOS管P2轉(zhuǎn)為導(dǎo)通狀態(tài)，第四節(jié)點⑨處的電位下降，從而使第一
PMOS管Pl截止，第三節(jié)點@處的電位上升，變成高于第四節(jié)點 處的電位，電壓比較器的
輸出CKO為高電平“1”。此狀態(tài)保持，直到輸入CKI由高電平變?yōu)榈碗娖綍r，第一 NMOS管 m、第二 NMOS管N2、第四NMOS管N4、第二 PMOS管P2、第四PMOS管P4導(dǎo)通，第三NMOS管
N3、第一 PMOS管P1、第三PMOS管P3截止，電容C的第一節(jié)點①端開始放電，放電電流與上
6述的充電電流相同，仍然為i。由于第二節(jié)點②處電位保持不變，故第一節(jié)點①處的電位逐 漸降低，直到第一 PMOS管Pl的源柵電壓Ves大于第一 PMOS管Pl的閥值電壓VTh，第一 PMOS 管Pl轉(zhuǎn)為導(dǎo)通狀態(tài)，第三節(jié)點③處的電位下降，從而使第二 PMOS管P2截止，第四節(jié)點
處的電位高于第三節(jié)點③處，電壓比較器的輸出CKO為高電平“0”。此狀態(tài)保持，直到輸入
CKI又由低電平變?yōu)楦唠娖健Ｈ绱酥芏鴱?fù)始，這樣，電壓比較器的輸出信號總是滯后于CKI 一段時間，其延時時間近似由PMOS管P1、PM0S管P2的導(dǎo)通電壓、電容C及充、放電 電流i決定，即
由式(1)可知，充、放電電流由控制電壓VC決定，因此，
(3)
由于第一 PMOS管PI、第二 PMOS管P2導(dǎo)通電壓和電容C固定不變，因此延時時間僅由 控制電壓VC決定，通過改變VC就可改變延時時間，而與輸入信號的頻率及占空比無關(guān)。(2)超高精度線性可編程移相器
從上面分析可知，上述新型超高精度壓控延時器VCD的延時時間與控制電壓為非線性 關(guān)系，為使輸入的數(shù)字信號與延時線性化，本發(fā)明提出了一種基于PID的閉環(huán)控制結(jié)構(gòu)，其 控制框圖如圖2所示，即前述的超高精度壓控延時器VCD上加PID控制器、D/A轉(zhuǎn)換器DAC、 鑒相器和低通濾波器組成。工作方式(即連接關(guān)系)為數(shù)字輸入通過D/A轉(zhuǎn)換器DAC轉(zhuǎn)換 成模擬信號VIN后，經(jīng)PID控制器輸入到壓控延時器VCD的控制電壓輸入端，在該電壓的控 制下，將輸入時鐘信號CKI進行延時后輸出，參考時鐘與經(jīng)VCD延時的CKO信號之間的相位 差由鑒相器檢出，經(jīng)低通濾波后與DAC的輸出進行比較，二者的誤差信號經(jīng)PID控制器處理 后送到VCD的控制電壓輸入端。反饋循環(huán)控制的最終結(jié)果是第二節(jié)點②處的電壓隨時跟蹤 第一節(jié)點φ處電壓的變化，使二者電位相同。由于第一節(jié)點Φ處電壓是輸入數(shù)值N經(jīng)D/A轉(zhuǎn) 換后的模擬量，與N成正比，而第二節(jié)點②處的電壓是輸入時鐘信號與延時輸出信號之間的 相位差的直流分量，與相位差成正比，因此，輸出延時相位差與數(shù)字輸入N成正比，從而達 到線性化的目的。系統(tǒng)的延遲時間為
式中ΑΤ·為延時器最大延時時間，ΔΓλ為延時器最小延時時間力數(shù)字輸入的位數(shù)(bit數(shù))，M為輸入的數(shù)字量(十進制)。該系統(tǒng)延時分辨率為
(3)與輸入時鐘無關(guān)的超高精度線性可編程延時控制器
由于上述超高精度線性可編程移相器電路中鑒相器的輸出是相位差Δ5，輸入與延 時輸出之間的相位差與數(shù)字輸入值為線性關(guān)系，理想情況下的移相的范圍為O <Δ5<ττ 。對于有些應(yīng)用，如前面提到的3D光飛行時間距離圖像傳感器，需要得到精確的時間延 遲，而不是相位。在輸入時鐘信號的占空比為1:1的條件下，相位差與延時時間的關(guān)系為 Μ = Αθ 2^ 為輸入時鐘信號的頻率，也即上述系統(tǒng)實際的延時時間Δ 與輸入信號的
頻率/及占空比相關(guān)。為得到一個與輸入信號無關(guān)的精確延時時間，本發(fā)明提出采用兩個 相同的壓控延時器VCDl和VCD2的結(jié)構(gòu)方案，系統(tǒng)示意圖參見圖3所示。即由前述的高精度 線性可編程移相器再加一個前述的高精度壓控延時器組成，增加的高精度壓控延時器受原 高精度壓控延時器的控制電壓VC的控制。具體說，由第一超高精度壓控延時器VCD1、PID 控制器、D/A轉(zhuǎn)換器DAC、鑒相器和低通濾波器再加上第二超高精度壓控延時器VCD2組成； 第二超高精度壓控延時器VCD2受第一超高精度壓控延時器VCDl的控制電壓VC控制。其 中，第一壓控延時器VCDl的輸入為一個頻率和占空比均不變的穩(wěn)定的參考時鐘信號CKR， 通過PID循環(huán)控制，獲得一個與數(shù)字輸入相關(guān)的控制電壓VC。由于參考時鐘信號CKR的頻 率和占空比均固定不變，因此，控制電壓VC的值僅與數(shù)字輸入的值相關(guān)，第一壓控延時器 VCDl對參考時鐘的延時時間也僅與數(shù)字輸入值成正比。由于壓控延時器VCD的延時時間只 與VC相關(guān)，與輸入時鐘信號的頻率及占空比無關(guān)，因此用第一壓控延時器VCDl的控制電壓 VC控制一個與第一壓控延時器V⑶1完全相同的第二壓控延時器V⑶2，其對輸入時鐘CKI 延時時間隨時精確地復(fù)制第一壓控延時器VCDl對固定參考時鐘CKR的延時時間，從而獲得 一個線性化的與輸入信號無關(guān)的精確時間延時。該系統(tǒng)的延遲時間為
式中腿_聽為第一壓控延時器的最大延時時間，ΔΤ*·為第一壓控延時器的最 小延時時間，當(dāng)控制電壓VC的范圍一定時，ΔΤ^-^^ρΔΤ-」·僅由第一壓控延時器的參
考輸入時鐘頻率決定，而與第二壓控延時器的輸入信號無關(guān)。因此，當(dāng)?shù)谝粔嚎匮訒r器的參 考輸入也固定不變時，系統(tǒng)的延時時間就僅與輸入的數(shù)字量N成正比。該系統(tǒng)的延時分辨率為


圖1.新型超高精度CMOS壓控延時器(V⑶)電路圖。
圖2.超高精度線性可編程移相器原理圖。
圖3.與輸入時鐘無關(guān)的超高精度線性可編程延時控制器原理圖。
圖4.超高精度VCD參考實施電路圖。
圖5.(a) V⑶延時仿真結(jié)果，(b) V⑶延時仿真局部放大圖。
圖6.VCD控制電壓與延遲時間特性曲線。
圖7.超高精度線性可編程移相器參考實施電路圖。
圖8.超高精度線性可編程移相器仿真結(jié)果。
圖9.輸入數(shù)值N與VIN、VC及輸出延時之間的特性曲線。
圖10.延遲時間與輸入時鐘無關(guān)的超高精度線性可編程延時控制器仿真結(jié)果
具體實施例方式超高精度壓控延時器VCD的參考實施電路如圖4所示，由第五PMOS管P5、第六 PMOS管P6組成一個簡單的壓控電流鏡，第五NMOS管N5、第六NMOS管N6、第七PMOS管P7、 第八PMOS管P8組成一個電壓比較器。圖5為利用Tarmer公司的T-Spice對該壓控延時器V⑶的仿真結(jié)果，仿真條件 為電源電壓為5V，采用0. 6 μ m標(biāo)準(zhǔn)CMOS工藝仿真庫，電容C為0. 5pF，控制電壓VC可變 范圍為2.CT4.0V，輸入時鐘信號頻率為10MHz，占空比為1:1。圖6表示出了該壓控延時器 VCD控制電壓VC與延時之間的關(guān)系曲線。從仿真結(jié)果可看出，在上述條件下，延時器的最 小延時約為4. 3ns,最大延時約為6. Sns0如果控制信號為8位數(shù)字輸入，經(jīng)過D/A轉(zhuǎn)換器 變?yōu)?. (Γ4. OV的控制電壓V。，則平均延時分辨率可達到約lOps/LSB。若采用10位數(shù)字輸 入，則平均延時分辨率可達2. 5ps/LSB的超高精度。超高精度線性可編程移相器的參考實施電路參見圖7所示，其中與門Xl和非門X2 組成一個簡單的鑒相器，運放1的作用是阻抗匹配和信號放大，運放2/3組成了一個的PI 控制器，參考電壓Vref的作用是進行電位調(diào)節(jié)，以便使壓控延時器VCD內(nèi)部的NMOS管工作 在飽和導(dǎo)通狀態(tài)。圖8和圖9是該超高精度線性可編程移相器用T-Spice進行仿真的結(jié)果，輸入信 號的頻率為10MHz，放大器1處的放大倍數(shù)為5，輸入數(shù)值N的位數(shù)為8 bit。從特性圖中可 以看出，輸出的時鐘信號CKO的延時時間與輸入的數(shù)值量N成正比的關(guān)系，達到了線性化的 目的。圖10為延遲時間與輸入時鐘無關(guān)的超高精度線性可編程延時控制器的仿真結(jié) 果，參考時鐘CKR的周期為IOOns (即頻率為10MHz)，輸入信號CKI的周期為60ns，輸入數(shù) 值為N=40H (十進制為64)。從仿真結(jié)果可以看出，V⑶1對參考信號的延遲時間等于V⑶2 對輸入信號的時間(此處均為約5. 04ns),即延時時間由輸入數(shù)值N和參考時鐘CKR的頻 率決定，與CKI無關(guān)，與期望一致。本系統(tǒng)的特點
1 采用PID控制和反饋閉環(huán)控制方案，很容易實現(xiàn)分辨率為IOps級以下的超高精度 時間延時。
2 延時精度和范圍可通過改變參考時鐘信號CKR的頻率或占空比來調(diào)整，可滿 足不同的應(yīng)用需求，用戶自定義簡單方便。3輸出時鐘信號準(zhǔn)確復(fù)制輸入時鐘的波形(頻率和占空比)。4延時時間與數(shù)字輸入值成正比(線性)，且與輸入時鐘信號CKI無關(guān)。5不需要高頻系統(tǒng)時鐘。本次仿真參考時鐘頻率采用的是10MHz，這用普通的晶 振就可以很容易實現(xiàn)。由于是在非高頻狀態(tài)下工作，因此系統(tǒng)功耗低。6 整個系統(tǒng)采用的是常規(guī)的數(shù)?；旌螩MOS集成電路模塊，包括MOS管、邏輯門、 D/A轉(zhuǎn)換器、電阻、電容、放大器等，可采用常規(guī)的數(shù)模混合CMOS加工工藝制作(如0. 6 μ m)， 實現(xiàn)容易，成本低。7 不需要微處理器、可編程器件和高端的CMOS加工工藝，很容易實現(xiàn)與其它 CMOS系統(tǒng)的單芯片集成。8 電路規(guī)模小，功耗小、成本低。
權(quán)利要求
一種超高精度CMOS壓控時鐘延時器，其特征在于由四個結(jié)構(gòu)參數(shù)相同的NMOS管、四個結(jié)構(gòu)參數(shù)相同的PMOS管、一個內(nèi)置的電容(C)、一個壓控電流鏡及一個電壓比較器組成；其中，第一NMOS管(N1)的柵極與源極相連并接到第一PMOS管(P1)的源極和第二PMOS管(P2)的柵極，連接點記為第三節(jié)點( )，第二NMOS管(N2)的柵極與源極相連并接到第一PMOS管(P1)的柵極和第二PMOS管(P2)的源極，連接點記為第四節(jié)點()，從而形成兩個相互交叉的電流源(i4、 i5)；第三NMOS管(N3)與第三PMOS管(P3)的源極相連，第四NMOS管(N4)與第四PMOS管(P4)的源極相連，第四NMOS管(N4)與第三PMOS管(P3)的柵極連接至輸入時鐘(CKI)，第三NMOS管(N3)與第四PMOS管(P4)的柵極經(jīng)反相器連接至輸入時鐘(CKI)，從而形成兩個受輸入時鐘(CKI)控制的電流旁路(i3、 i6)；電容(C)的一端與第一PMOS管(P1)、第三PMOS管(P3)的漏極相連，連接點記為第一節(jié)點()，電容(C)的另一端與第二PMOS管(P2)、第四PMOS管(P4)的漏極相連，連接點記為第二節(jié)點)，通過壓控電流鏡對電容(C)進行充、放電；第三節(jié)點與第四節(jié)點連接到電壓比較器上，由比較器輸出延時時鐘信號(CKO)。2010102411715100001dest_path_image002.jpg,2010102411715100001dest_path_image004.jpg,2010102411715100001dest_path_image006.jpg,2010102411715100001dest_path_image008.jpg,30178dest_path_image002.jpg,9636dest_path_image004.jpg
2.一種超高精度線性可編程移相器，其特征在于由權(quán)利要求1所述的壓控延時器 (V⑶)上加PID控制器、D/A轉(zhuǎn)換器(DAC)、鑒相器、低通濾波器組成；工作方式為數(shù)字輸入 通過D/A轉(zhuǎn)換器(DAC)轉(zhuǎn)換成模擬信號(VIN)后，經(jīng)PID控制器輸入到所述的超高精度壓控 延時器(VCD)的控制電壓輸入端，在該電壓的控制下，將輸入時鐘信號(CKI)進行延時后輸 出，參考時鐘與經(jīng)壓控延時器(V⑶)延時的時鐘信號(CKO)信號之間的相位差由鑒相器檢 出，經(jīng)低通濾波后與D/A轉(zhuǎn)換器(DAC)的輸出進行比較，二者的誤差信號經(jīng)PID控制器處理 后送到壓控延時器(V⑶)的控制電壓輸入端。
3.一種超高精度數(shù)?；旌螩MOS可編程延時控制器，其特征在于由權(quán)利要求2所述 的超高精度線性可編程移相器再加一個權(quán)利要求1所述的超高精度壓控延時器組成，增加 的超高精度壓控延時器受超高精度線性可編程移相器中的高精度壓控延時器的控制電壓 (VC)的控制。
全文摘要
本發(fā)明屬于可編程延時器技術(shù)領(lǐng)域，具體為一種超高精度數(shù)?；旌螩MOS可編程時鐘延時控制器。本發(fā)明首先提出一種新型的超高精度CMOS壓控時鐘延時器(VCD)電路，在此基礎(chǔ)上，提出一種基于PID閉環(huán)控制的超高精度線性可編程移相器和超高精度數(shù)模混合CMOS可編程延時控制器，以實現(xiàn)低成本、低功耗、小體積、穩(wěn)定、線性、超高精度(10ps以下)的可編程延時。
文檔編號H03K17/567GK101895280SQ20101024117
公開日2010年11月24日 申請日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者徐和根 申請人:徐和根