專利名稱：快速動(dòng)態(tài)暫存器以及相關(guān)的集成電路與數(shù)據(jù)暫存方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于閂鎖器與暫存器，特別是關(guān)于快速動(dòng)態(tài)暫存器(firstdynamic circuit)ο
背景技術(shù)：
動(dòng)態(tài)邏輯電路通常需要相當(dāng)長(zhǎng)的設(shè)置時(shí)間(setup times)及/或保持時(shí)間(hold times)用以確保其正常運(yùn)作。在許多動(dòng)態(tài)暫存器中，必須在一特定時(shí)鐘狀態(tài)期間內(nèi)維持住 數(shù)據(jù)，這對(duì)于某些50%或接近50%工作周期的時(shí)鐘信號(hào)非常不利。在數(shù)字電路(digital circuit)的快速路徑(fast path)中，通常需要緩沖器用以在所需的時(shí)間內(nèi)保持?jǐn)?shù)據(jù)。然 而，使用緩沖器不但占空間還會(huì)增加功率消耗。一種減少保持時(shí)間的方法就是提供一脈沖 時(shí)鐘產(chǎn)生器(pulsedclock generator)。然而，使用脈沖時(shí)鐘產(chǎn)生器一樣會(huì)有占空間以及增 加功率消耗的問(wèn)題。因此，在不想因使用緩沖器及/或脈沖時(shí)鐘電路而造成額外負(fù)擔(dān)的考慮下，需要 一種具有最短設(shè)置與保持時(shí)間的快速動(dòng)態(tài)暫存器。

發(fā)明內(nèi)容
本發(fā)明提供一種快速動(dòng)態(tài)暫存器，該快速動(dòng)態(tài)暫存器包括一第一預(yù)充電電路、一 第二預(yù)充電電路、一全保持電路以及一輸出電路。第一預(yù)充電電路用以在一時(shí)鐘節(jié)點(diǎn)為低 電壓電平時(shí)將一第一預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平，若一數(shù)據(jù)節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠?壓電平時(shí)為低電壓電平，則第一預(yù)充電電路將第一預(yù)充電節(jié)點(diǎn)維持在高電壓電平，若數(shù)據(jù) 節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則第一預(yù)充電電路將第一預(yù)充電節(jié)點(diǎn)放 電至低電壓電平，若第一預(yù)充電節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平， 則第一預(yù)充電電路在時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將第一預(yù)充電節(jié)點(diǎn)保持在低電壓電平。第二 預(yù)充電電路用以在時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將一第二預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平，若 第一預(yù)充電節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則第二預(yù)充電電路將 第二預(yù)充電節(jié)點(diǎn)放電至低電壓電平。全保持電路用以在第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn) 中的任一者的狀態(tài)在時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)發(fā)生改變后，立即保持第二預(yù)充電節(jié)點(diǎn)的狀 態(tài)。輸出電路用以在第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦?電壓電平時(shí)發(fā)生改變后，立即根據(jù)第二預(yù)充電節(jié)點(diǎn)的狀態(tài)決定一輸出節(jié)點(diǎn)的狀態(tài)并且維持 輸出節(jié)點(diǎn)的狀態(tài)。本發(fā)明提供一種集成電路，該集成電路包括一組合邏輯電路以及一快速動(dòng)態(tài)暫存 器。組合邏輯電路用以提供一數(shù)據(jù)信號(hào)，而快速動(dòng)態(tài)暫存器包括一第一預(yù)充電電路、一第二 預(yù)充電電路以及一輸出電路。第一預(yù)充電電路用以在一時(shí)鐘信號(hào)為低電壓電平時(shí)將一第一 信號(hào)致能為高電壓電平，若數(shù)據(jù)信號(hào)在時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則第一 預(yù)充電電路將第一信號(hào)維持在高電壓電平，若數(shù)據(jù)信號(hào)在時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為高 電壓電平，則第一預(yù)充電電路將第一信號(hào)致能為低電壓電平，若第一信號(hào)在時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)被致能為低電壓電平，則第一預(yù)充電電路在時(shí)鐘信號(hào)為高電壓電平時(shí)將第一 信號(hào)保持在低電壓電平。第二預(yù)充電電路用以在時(shí)鐘信號(hào)為低電壓電平時(shí)將一第二信號(hào)致 能為高電壓電平，若第一信號(hào)在時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則第二 預(yù)充電電路將第二信號(hào)致能為低電壓電平，并且在第一信號(hào)與第二信號(hào)中的任一者的狀態(tài) 在時(shí)鐘信號(hào)為高電壓電平時(shí)發(fā)生改變后，第二預(yù)充電電路立即保持第二信號(hào)的狀態(tài)。輸出 電路用以在第一信號(hào)與第二信號(hào)中的任一者的狀態(tài)在時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)發(fā)生改 變后，立即根據(jù)第二信號(hào)的狀態(tài)決定一輸出信號(hào)的狀態(tài)并且維持輸出信號(hào)的狀態(tài)。本發(fā)明提供一種數(shù)據(jù)暫存方法，包括在一時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將一第一預(yù)充 電節(jié)點(diǎn)預(yù)充電至高電壓電平；若一數(shù)據(jù)節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平， 則將第一預(yù)充電節(jié)點(diǎn)維持在高電壓電平；若數(shù)據(jù)節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電 壓電平，則將第一預(yù)充電節(jié)點(diǎn)放電至低電壓電平；若第一預(yù)充電節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠?壓電平時(shí)被放電至低電壓電平，則在時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將第一預(yù)充電節(jié)點(diǎn)保持在低 電壓電平；在時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將一第二預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平；若第一 預(yù)充電節(jié)點(diǎn)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則將第二預(yù)充電節(jié)點(diǎn)放電 至低電壓電平；在第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在時(shí)鐘節(jié)點(diǎn)為高電壓 電平時(shí)發(fā)生改變后，立即保持第二預(yù)充電節(jié)點(diǎn)的狀態(tài)；以及在第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電 節(jié)點(diǎn)中的任一者的狀態(tài)在時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)發(fā)生改變后，立即根據(jù)第二預(yù)充電節(jié) 點(diǎn)的狀態(tài)決定一輸出節(jié)點(diǎn)的狀態(tài)并且維持輸出節(jié)點(diǎn)的狀態(tài)。為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施 例，并配合所附圖式，作詳細(xì)說(shuō)明如下。


圖1為本發(fā)明實(shí)施例的快速動(dòng)態(tài)暫存器的方塊圖2為本發(fā)明實(shí)施例的第一預(yù)充電電路的示意圖3為本發(fā)明實(shí)施例的第二預(yù)充電電路的示意圖4為本發(fā)明實(shí)施例的輸出電路的示意圖5為本發(fā)明實(shí)施例的全保持電路的示意圖6為本發(fā)明實(shí)施例的快速動(dòng)態(tài)暫存器的運(yùn)作時(shí)序圖7為本發(fā)明實(shí)施例的作為多輸入或非門(mén)的快速動(dòng)態(tài)暫存器的方塊圖8為本發(fā)明圖7所示實(shí)施例的作為或非門(mén)的快速動(dòng)態(tài)暫存器的邏輯真值表；
圖9為本發(fā)明圖7所示實(shí)施例的第一預(yù)充電電路的示意圖10為本發(fā)明實(shí)施例的作為多輸入與非門(mén)的快速動(dòng)態(tài)暫存器的方塊圖11為本發(fā)明圖10所示實(shí)施例的作為與非門(mén)的快速動(dòng)態(tài)暫存器的邏輯真值表
圖12為本發(fā)明圖10所示實(shí)施例的第二預(yù)充電電路的示意圖13為本發(fā)明實(shí)施例的全保持電路的示意圖14為本發(fā)明實(shí)施例的集成電路的示意圖。
具體實(shí)施例方式
以下描述內(nèi)容可使得本領(lǐng)域技術(shù)人員能夠在特定應(yīng)用環(huán)境及其要求下實(shí)施本發(fā)明。然而，較佳實(shí)施例的各種修改對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的，并且本文中所定義 的一般原理可應(yīng)用至其它實(shí)施例。因此，以下所描述的特定實(shí)施例并非用以限定本發(fā)明，并 且本發(fā)明涵括與本文所揭露的原理與新穎特征一致的最廣范圍。本發(fā)明人察覺(jué)到動(dòng)態(tài)邏輯電路通常需要相當(dāng)長(zhǎng)的設(shè)置時(shí)間及/或保持時(shí)間用以 確保其正常運(yùn)作。在許多動(dòng)態(tài)暫存器中，必須在一特定時(shí)鐘狀態(tài)期間內(nèi)維持住數(shù)據(jù)，這對(duì)于 某些50%或接近50%工作周期的時(shí)鐘信號(hào)非常不利。在數(shù)字電路的快速路徑(fast path) 中，通常需要緩沖器用以在所需的時(shí)間內(nèi)保持?jǐn)?shù)據(jù)。然而，使用緩沖器不但占空間還會(huì)增加 功率消耗。一種減少保持時(shí)間的方法就是提供一脈沖時(shí)鐘產(chǎn)生器。然而，使用脈沖時(shí)鐘產(chǎn) 生器一樣會(huì)有占空間以及增加功率消耗的問(wèn)題。因此，本發(fā)明人發(fā)明了一種快速動(dòng)態(tài)暫存 器，以下將配合圖1 13描述此快速動(dòng)態(tài)暫存器。圖1為本發(fā)明實(shí)施例的快速動(dòng)態(tài)暫存器100的方塊圖?？焖賱?dòng)態(tài)暫存器100包括 一第一預(yù)充電電路102、一第二預(yù)充電電路104、一輸出電路106以及一全保持電路(full keeper circuit) 108，其中第一預(yù)充電電路102、第二預(yù)充電電路104、輸出電路106以及全 保持電路108分別耦接于高電源電壓VDD與低電源電壓VSS之間。高電源電壓VDD可為任 何適當(dāng)?shù)碾娫措妷弘娖剑?. 1伏特(V)、1.3V、1.5V、3V、5V等等，而低電源電壓VSS也可 為任何適當(dāng)?shù)碾妷弘娖?，例如OV或接地電壓。輸入節(jié)點(diǎn)101將數(shù)據(jù)信號(hào)D提供至第一預(yù)充 電電路102的一輸入端，第一預(yù)充電電路102具有一輸出端耦接至節(jié)點(diǎn)103，該節(jié)點(diǎn)103將 信號(hào)PCl提供至第二預(yù)充電電路104的一輸入端。第二預(yù)充電電路104輸出信號(hào)PC2至節(jié) 點(diǎn)105，該節(jié)點(diǎn)105耦接至輸出電路106的一輸入端。輸出電路106的輸出端提供輸出信號(hào) QB至節(jié)點(diǎn)107。時(shí)鐘信號(hào)CLK通過(guò)節(jié)點(diǎn)109被提供至第一預(yù)充電電路102、第二預(yù)充電電路 104以及輸出電路106。全保持電路108耦接至節(jié)點(diǎn)105用以維持信號(hào)PC2的狀態(tài)，更詳細(xì) 的細(xì)節(jié)會(huì)在以下做說(shuō)明。除非另有指明，本文所描述的信號(hào)通常操作在高電源電壓VDD與 低電源電壓VSS之間。舉例而言，具有任何適當(dāng)工作周期的時(shí)鐘信號(hào)CLK可在高電源電壓 VDD與低電源電壓VSS之間做切換(toggle)。如本文所述，快速動(dòng)態(tài)暫存器100可在不受 時(shí)鐘信號(hào)CLK的工作周期的影響下，提供相對(duì)較短的設(shè)置時(shí)間與保持時(shí)間。由于時(shí)鐘信號(hào) CLK不需要為一脈沖時(shí)鐘信號(hào)，所以不需要獨(dú)立的脈沖時(shí)鐘產(chǎn)生器。以下說(shuō)明快速動(dòng)態(tài)暫存器100的運(yùn)作，信號(hào)PCl及信號(hào)PC2在時(shí)鐘信號(hào)CLK為低 電壓電平時(shí)被預(yù)充電至高電源電壓VDD。當(dāng)時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)，第一預(yù)充電電 路102有效地取樣數(shù)據(jù)信號(hào)D，并且將信號(hào)PCl維持在高電壓電平或?qū)⑿盘?hào)PCl放電至低電 壓電平。若信號(hào)PCl維持在高電壓電平，則第二預(yù)充電電路104將信號(hào)PC2放電至低電壓 電平。當(dāng)信號(hào)PC2被放電至低電壓電平時(shí)，輸出信號(hào)QB變?yōu)楦唠妷弘娖?或維持在高電壓 電平)。若信號(hào)PC 1被放電至低電壓電平，則信號(hào)PC2維持在高電壓電平并且輸出信號(hào)QB 變?yōu)榈碗妷弘娖?或維持在低電壓電平)。一旦信號(hào)PCl或信號(hào)PC2在時(shí)鐘信號(hào)CLK為高 電壓電平時(shí)被放電至低電壓電平，便可決定快速動(dòng)態(tài)暫存器100的輸出信號(hào)QB的狀態(tài)，并 且在不用改變輸出信號(hào)QB的情況下就能夠改變數(shù)據(jù)信號(hào)D的狀態(tài)。在時(shí)鐘信號(hào)CLK的上 升緣之后通過(guò)信號(hào)PC2的狀態(tài)可較快地決定輸出信號(hào)QB的狀態(tài)。如此一來(lái)，快速動(dòng)態(tài)暫存 器100的保持時(shí)間相對(duì)地縮短。當(dāng)時(shí)鐘信號(hào)CLK回到低電壓電平時(shí)，信號(hào)PCl與信號(hào)PC2 再一次地被預(yù)充電至高電壓電平，并且由輸出電路106維持輸出信號(hào)QB的狀態(tài)。圖2為本發(fā)明實(shí)施例的第一預(yù)充電電路102的示意圖。用以提供時(shí)鐘信號(hào)CLK的節(jié)點(diǎn)109耦接至P通道元件Pl的柵極，該P(yáng)通道元件Pl的源極與漏極分別耦接至高電源 電壓VDD與用以提供信號(hào)PCl的節(jié)點(diǎn)103。數(shù)據(jù)信號(hào)D被提供至N通道元件m的柵極，該 N通道元件m的漏極與源極分別耦接至節(jié)點(diǎn)103與另一 N通道元件N2的漏極。N通道元 件N2具有一源極耦接至低電源電壓VSS，并且具有一柵極耦接至節(jié)點(diǎn)109用以接收時(shí)鐘信 號(hào)CLK。節(jié)點(diǎn)103進(jìn)一步耦接至一時(shí)鐘半保持電路(clocked half-keeper circuit) 202， 該時(shí)鐘半保持電路202包含一反相器Il以及兩個(gè)N通道元件N3與N4。節(jié)點(diǎn)103耦接至反 相器Il的輸入端，反相器Il的輸出端耦接至N通道元件N 3的柵極。N通道元件N3的漏 極與源極分別耦接至節(jié)點(diǎn)103與N通道元件N4的漏極。N通道元件N4具有一源極耦接至 低電源電壓VSS，并且具有一柵極耦接至節(jié)點(diǎn)109用以接收時(shí)鐘信號(hào)CLK。以下說(shuō)明第一預(yù)充電電路102的運(yùn)作，P通道元件Pl在時(shí)鐘信號(hào)CLK為低電壓電 平時(shí)導(dǎo)通，藉此對(duì)節(jié)點(diǎn)103進(jìn)行預(yù)充電使得信號(hào)PCl被拉高至高電源電壓VDD。由于反相 器Il的輸出端為低電壓電平因此N通道元件N3不導(dǎo)通，而此時(shí)N通道元件N2也不導(dǎo)通。 當(dāng)時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)，P通道元件Pl關(guān)閉而N通道元件N2與N4導(dǎo)通。若此 時(shí)數(shù)據(jù)信號(hào)D為高電壓電平，則節(jié)點(diǎn)103上的電壓經(jīng)由N通道元件m與N2放電使得信號(hào) PCl變?yōu)榈碗妷弘娖健Ｔ谛盘?hào)PCl變?yōu)榈碗妷弘娖街?，信?hào)PCl的狀態(tài)就不會(huì)隨著數(shù)據(jù)信 號(hào)D的改變而發(fā)生改變。再者，時(shí)鐘半保持電路202中的反相器Il的輸出端變?yōu)楦唠妷弘?平，因而導(dǎo)通N通道元件N3。如此一來(lái)，當(dāng)時(shí)鐘信號(hào)CLK為高電壓電平時(shí)，節(jié)點(diǎn)103上的電 壓經(jīng)由N通道元件N3與N4持續(xù)放電至低電源電壓VSS，使得信號(hào)PCl保持在低電壓電平。 相反地，若數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CLK為高電壓電平時(shí)為低電壓電平，則N通道元件m不 導(dǎo)通，因此節(jié)點(diǎn)103持續(xù)充電使得信號(hào)PCl保持在高電壓電平。此時(shí)信號(hào)PCl在時(shí)鐘信號(hào) CLK為高電壓電平時(shí)保持在高電壓電平。值得注意的是，若數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CLK為高 電壓電平時(shí)從低電壓電平轉(zhuǎn)變?yōu)楦唠妷弘娖剑瑒t節(jié)點(diǎn)103上的電壓將被放電使得信號(hào)PCl 被拉低至低電壓電平。然而，若信號(hào)PCl在時(shí)鐘信號(hào)CLK為高電壓電平時(shí)保持在高電壓電 平，則信號(hào)PC2會(huì)較快地被放電至低電壓電平，更詳細(xì)的細(xì)節(jié)會(huì)在以下做進(jìn)一步說(shuō)明。當(dāng)時(shí) 鐘信號(hào)CLK為高電壓電平時(shí)，一旦信號(hào)PC2被放電至低電壓電平，即使信號(hào)PCl接著被拉低 至低電壓電平，信號(hào)PC2依然維持在低電壓電平，因此信號(hào)PC2的狀態(tài)不會(huì)隨著數(shù)據(jù)信號(hào)D 的改變而發(fā)生改變。如此一來(lái)，只要信號(hào)PCl或信號(hào)PC2被拉低至低電壓電平，信號(hào)PCl或 信號(hào)PC2的狀態(tài)就能維持在暫存狀態(tài)，因此快速動(dòng)態(tài)暫存器100具有相對(duì)最短的保持時(shí)間。圖3為本發(fā)明實(shí)施例的第二預(yù)充電電路104的示意圖。節(jié)點(diǎn)109耦接至反相器12 的輸入端以及P通道元件P2的柵極。反相器12的輸出端耦接至用以提供一反相時(shí)鐘信號(hào) CLKB的節(jié)點(diǎn)301。除非另有指明，反相時(shí)鐘信號(hào)CLKB這個(gè)信號(hào)名稱中的“B”表示邏輯反相 信號(hào)。舉例而言，若時(shí)鐘信號(hào)CLK為高電壓電平則反相時(shí)鐘信號(hào)CLKB為低電壓電平，反之 亦然。P通道元件P2的源極與漏極分別耦接至高電源電壓VDD與節(jié)點(diǎn)105。N通道元件N5 具有一漏極耦接至節(jié)點(diǎn)105、一柵極耦接至節(jié)點(diǎn)103用以接收信號(hào)PC1，以及一源極耦接至 節(jié)點(diǎn)301。以下說(shuō)明第二預(yù)充電電路104的運(yùn)作，當(dāng)時(shí)鐘信號(hào)CLK為低電壓電平時(shí)，P通道元 件P2導(dǎo)通藉此對(duì)節(jié)點(diǎn)105進(jìn)行預(yù)充電使得信號(hào)PC2被拉高至高電源電壓VDD。反相器12 將節(jié)點(diǎn)301驅(qū)動(dòng)至高電壓電平，藉此對(duì)節(jié)點(diǎn)301進(jìn)行預(yù)充電使得反相時(shí)鐘信號(hào)CLKB被拉高 至高電壓電平。如前文所述，由于反相時(shí)鐘信號(hào)CLKB為高電壓電平，因此即使信號(hào)PCl被預(yù)充電至高電壓電平，N通道元件N5也不會(huì)導(dǎo)通。當(dāng)時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)，P 通道元件P2關(guān)閉并且反相器12開(kāi)始將節(jié)點(diǎn)301上的電壓放電至低電壓電平。若信號(hào)PCl 在時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖街缶S持在高電壓電平(例如當(dāng)數(shù)據(jù)信號(hào)D為低電壓電平 時(shí))，則N通道元件N5會(huì)因?yàn)榉聪鄷r(shí)鐘信號(hào)CLKB變?yōu)榈碗妷弘娖蕉粚?dǎo)通，使得信號(hào)PC2 被反相器12拉低至低電壓電平。相反地，若信號(hào)PCl在時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖街?被拉低至低電壓電平(例如當(dāng)數(shù)據(jù)信號(hào)D為高電壓電平時(shí))，則N通道元件N5將維持關(guān)閉 狀態(tài)使得信號(hào)PC2保持在高電壓電平。圖4為本發(fā)明實(shí)施例的輸出電路106的示意圖。用以提供時(shí)鐘信號(hào)CLK的節(jié)點(diǎn) 109耦接至N通道元件N6與P通道元件P5的柵極。用以提供信號(hào)PC2的節(jié)點(diǎn)105耦接至 P通道元件P3的柵極、N通道元件N7的柵極，以及二輸入與非門(mén)(two-input logic NAND gate) 402的其中一個(gè)輸入端。二輸入與非門(mén)402的輸出端提供輸出信號(hào)QB。P通道元件P 3的源極與漏極分別耦接至高電源電壓VDD與用以提供初始輸出信號(hào)PO的節(jié)點(diǎn)401。N通 道元件N6的漏極與源極分別耦接至節(jié)點(diǎn)401與另一 N通道元件N7的漏極上的節(jié)點(diǎn)403， 其中N通道元件N7的源極耦接至低電源電壓VSS。節(jié)點(diǎn)401耦接至反相器13的輸入端， 反相器13的輸出端耦接至用以提供反相輸出信號(hào)Q的節(jié)點(diǎn)405。節(jié)點(diǎn)405進(jìn)一步耦接至P 通道元件P4的柵極、N通道元件N8的柵極，以及二輸入與非門(mén)402的另一輸入端。P通道 元件P4的源極與漏極分別耦接至高電源電壓VDD與另一 P通道元件P5的源極，其中P通 道元件P5的漏極耦接至節(jié)點(diǎn)401。N通道元件N8的漏極與源極分別耦接至節(jié)點(diǎn)401與節(jié) 點(diǎn)403。值得注意的是，本領(lǐng)域技術(shù)人員可理解到，輸出電路106可配置為兩個(gè)交錯(cuò)耦合的 與非門(mén)(cross-coupled NAND gates)所組成的SR閂鎖器。在交錯(cuò)耦合配置中，第一與非 門(mén)可配置為如圖4所示的二輸入與非門(mén)402，具有兩個(gè)輸入端分別接收信號(hào)PC2與反相輸出 信號(hào)Q，以及一輸出端用以發(fā)出輸出信號(hào)QB。而第二與非門(mén)(圖未顯示)具有兩個(gè)輸入端 分別接收輸出信號(hào)QB與反相時(shí)鐘信號(hào)CLKB，以及一輸出端用以發(fā)出反相輸出信號(hào)Q。運(yùn)作 原理大致上相同，于此就不再贅述。以下說(shuō)明輸出電路106的運(yùn)作，當(dāng)時(shí)鐘信號(hào)CLK為低電壓電平時(shí)，N通道元件N6不 導(dǎo)通，并且信號(hào)PC2被預(yù)充電至高電壓電平將P通道元件P3關(guān)閉并導(dǎo)通N通道元件N7，藉 此對(duì)節(jié)點(diǎn)403進(jìn)行放電。若反相器13發(fā)出高電壓電平的反相輸出信號(hào)Q(例如在前一個(gè)周 期)，則P通道元件P4關(guān)閉而N通道元件N8導(dǎo)通，使得初始輸出信號(hào)PO經(jīng)由N通道元件 N8與N7被拉低至低電壓電平，因而將反相輸出信號(hào)Q維持在高電壓電平。反相輸出信號(hào)Q 與信號(hào)PC2皆為高電壓電平，使得輸出信號(hào)QB為低電壓電平。相反地，若反相器13發(fā)出低 電壓電平的反相輸出信號(hào)Q，則P通道元件P4導(dǎo)通而N通道元件N8關(guān)閉，使得初始輸出信 號(hào)PO經(jīng)由P通道元件P4與P5被拉高至高電壓電平。在此情況下，輸出信號(hào)QB為高電壓 電平。P通道元件P4與P5、N通道元件N7與N8以及反相器13共同起全保持電路的作用， 用以在時(shí)鐘信號(hào)CLK為低電壓電平時(shí)保持初始輸出信號(hào)PO與反相輸出信號(hào)Q的狀態(tài)。當(dāng)時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)，N通道元件N6導(dǎo)通而P通道元件P5關(guān)閉。值 得注意的是，信號(hào)PC2在時(shí)鐘信號(hào)CLK剛開(kāi)始變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，并且假設(shè)此 時(shí)初始輸出信號(hào)PO也為高電壓電平，因此N通道元件N6與N7皆導(dǎo)通用以對(duì)節(jié)點(diǎn)401進(jìn)行 放電，使得初始輸出信號(hào)PO被拉低至低電壓電平。若信號(hào)PCl維持在高電壓電平(例如當(dāng) 數(shù)據(jù)信號(hào)D為低電壓電平時(shí))，則反相器12會(huì)較快地對(duì)節(jié)點(diǎn)301與105進(jìn)行放電，使得信號(hào)PC2的壓降速度會(huì)比節(jié)點(diǎn)401的壓降速度快。隨著信號(hào)PC2的電壓電平的下降，N通道元件 N7將開(kāi)始關(guān)閉用以減少節(jié)點(diǎn)401上的放電電流，而P通道元件P3將開(kāi)始導(dǎo)通用以提供充電 電流至節(jié)點(diǎn)401。因此，若初始輸出信號(hào)PO—開(kāi)始為高電壓電平，則初始輸出信號(hào)PO會(huì)短 暫地跳動(dòng)(glitch)至一低于高電源電壓VDD的電壓電平。當(dāng)信號(hào)PC2的電壓電平降的夠 低時(shí)，P通道元件P3導(dǎo)通而N通道元件N7關(guān)閉，使得初始輸出信號(hào)PO被拉回至高電壓電 平。在此情況下，N通道元件N5、N6與N7以及反相器12使得節(jié)點(diǎn)401上的電壓不會(huì)大幅 降低，因此初始輸出信號(hào)PO可維持在高電壓電平，使得反相器13將反相輸出信號(hào)Q維持在 低電壓電平。相反地，當(dāng)時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖讲⑶倚盘?hào)PCl維持在高電壓電平時(shí)， 若此時(shí)初始輸出信號(hào)PO —開(kāi)始為低電壓電平，那么此情況并不重要，因?yàn)槌跏驾敵鲂盘?hào)PO 最終會(huì)隨著信號(hào)PC2的電壓電平的下降而被P通道元件P3拉高至高電壓電平。當(dāng)初始輸 出信號(hào)PO為高電壓電平時(shí)，反相器13將反相輸出信號(hào)Q拉低為低電壓電平。不論是上述 兩者中的哪一種情況，反相輸出信號(hào)Q皆變?yōu)榈碗妷弘娖讲通道元件P4導(dǎo)通。當(dāng)時(shí)鐘 信號(hào)CLK再度變回低電壓電平時(shí)，P通道元件P5便導(dǎo)通，使得初始輸出信號(hào)PO經(jīng)由P通道 元件P4與P5被拉高至高電壓電平，因而將反相輸出信號(hào)Q維持在低電壓電平。因此不論 是上述兩者中的哪一種情況，輸出信號(hào)QB皆維持在高電壓電平。相反地，若信號(hào)PCl在時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖街蟊焕椭恋碗妷弘娖?(例如當(dāng)數(shù)據(jù)信號(hào)D為高電壓電平時(shí))，則N通道元件N5將維持關(guān)閉狀態(tài)使得信號(hào)PC2保 持在高電壓電平。由于N通道元件N6導(dǎo)通，因此節(jié)點(diǎn)401上的電壓會(huì)經(jīng)由N通道元件N6 與N7被拉低至低電壓電平。因此，若初始輸出信號(hào)PO原本為高電壓電平，則初始輸出信號(hào) PO此時(shí)會(huì)變?yōu)榈碗妷弘娖?；若初始輸出信?hào)PO原本為低電壓電平，則初始輸出信號(hào)PO此 時(shí)的狀態(tài)不會(huì)因?yàn)闀r(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖蕉l(fā)生改變。在此情況下，反相器I 3將 反相輸出信號(hào)Q拉高為高電壓電平，藉此將N通道元件N8導(dǎo)通，使得初始輸出信號(hào)PO經(jīng)由 N通道元件N8與N7被拉低至低電壓電平，因而將反相輸出信號(hào)Q維持在高電壓電平。由于 反相輸出信號(hào)Q與信號(hào)PC2皆為高電壓電平，因此輸出信號(hào)QB為低電壓電平。當(dāng)時(shí)鐘信號(hào) CLK再度變回低電壓電平時(shí)，信號(hào)PCl與信號(hào)PC2將再一次地被預(yù)充電至高電壓電平，并且 維持反相輸出信號(hào)Q與輸出信號(hào)QB的狀態(tài)。圖5為本發(fā)明實(shí)施例的全保持電路108的示意圖。用以提供信號(hào)PC2的節(jié)點(diǎn)105耦 接至反相器I 4的輸入端，反相器I 4的輸出端耦接至節(jié)點(diǎn)501用以驅(qū)動(dòng)一反相預(yù)充電信 號(hào)PC2B。P通道元件P6具有一源極耦接至高電源電壓VDD、一柵極耦接至低電源電壓VSS， 以及一漏極耦接至另一 P通道元件P7的源極。P通道元件P7的漏極與柵極分別耦接至節(jié) 點(diǎn)105與節(jié)點(diǎn)501。N通道元件N9具有一漏極耦接至節(jié)點(diǎn)105、一柵極耦接至節(jié)點(diǎn)501，以 及一源極耦接至另一 N通道元件mo的漏極。Ν通道元件mo的柵極與源極分別耦接至高 電源電壓VDD與低電源電壓VSS。全保持電路108中保留了 P通道元件P6與N通道元件 N10, P通道元件P6與N通道元件NlO通常用來(lái)減弱全保持電路108。在一實(shí)施例中，P通 道元件P6與N通道元件NlO為長(zhǎng)通道元件(long-channel device)。值得注意的是，可將 P通道元件P7與N通道元件N9做為長(zhǎng)通道元件而省去P通道元件P6與N通道元件附0， 只是這樣的配置會(huì)增加P通道元件P7與N通道元件N9的柵極電容(gate capacitance)， 因而增加了反相器14的驅(qū)動(dòng)能力(drive capacity)。以下說(shuō)明全保持電路108的運(yùn)作，如前文所述，信號(hào)PC2在時(shí)鐘信號(hào)CLK為低電壓電平時(shí)被預(yù)充電至高電壓電平，此時(shí)反相器14將反相預(yù)充電信號(hào)PC2B驅(qū)動(dòng)至低電壓電平， 使得P通道元件P7導(dǎo)通而N通道元件N9關(guān)閉。因此，信號(hào)PC2經(jīng)由P通道元件P6與P7 被拉高至高電壓電平。當(dāng)時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)，若信號(hào)PC2維持在高電壓電平 并且不以其它方式驅(qū)動(dòng)至低電壓電平，則反相器14將維持反相預(yù)充電信號(hào)PC2B的狀態(tài)，使 得信號(hào)PC2持續(xù)經(jīng)由P通道元件P6與P7被拉高至高電壓電平。若信號(hào)PC2被反相器12 驅(qū)動(dòng)至低電壓電平，則反相器14將反相預(yù)充電信號(hào)PC2B拉高至高電壓電平，使得P通道元 件P7關(guān)閉而N通道元件N9導(dǎo)通。因此，信號(hào)PC2經(jīng)由N通道元件N9與NlO被拉低至低電 壓電平。當(dāng)時(shí)鐘信號(hào)CLK回到低電壓電平時(shí)，信號(hào)PC2將再一次地被預(yù)充電至高電壓電平， 因而將反相預(yù)充電信號(hào)PC2B拉低至低電壓電平。本領(lǐng)域技術(shù)人員應(yīng)能理解，在另一實(shí)施例 中可使用時(shí)鐘信號(hào)CLK與反相時(shí)鐘信號(hào)CLKB，將全保持電路108配置為一時(shí)鐘全保持電路 (clocked full keeper circuit)。圖6為本發(fā)明實(shí)施例的快速動(dòng)態(tài)暫存器100的運(yùn)作時(shí)序圖，顯示出時(shí)鐘信號(hào)CLK、 反相時(shí)鐘信號(hào)CLKB、數(shù)據(jù)信號(hào)D、信號(hào)PC1、信號(hào)PC2、初始輸出信號(hào)P0、反相輸出信號(hào)Q、以 及輸出信號(hào)QB在同一時(shí)間軸上所產(chǎn)生的狀態(tài)變化。時(shí)鐘信號(hào)CLK通常操作在一選定頻率 并可具有任何適當(dāng)?shù)墓ぷ髦芷?例如50%工作周期)，如圖所示，時(shí)鐘信號(hào)CLK在初始時(shí)間 t0時(shí)為低電壓電平，接著在高邏輯值與低邏輯值之間做切換。值得注意的是，時(shí)鐘信號(hào)CLK 不需要產(chǎn)生脈沖信號(hào)即可成功地實(shí)現(xiàn)暫存器運(yùn)作。反相時(shí)鐘信號(hào)CLKB與時(shí)鐘信號(hào)CLK反 相并具有少量延遲(反相器12所致)。在初始時(shí)間t0時(shí)，數(shù)據(jù)信號(hào)D為低電壓電平，信號(hào) PCl與信號(hào)PC2被預(yù)充電至高電壓電平，初始輸出信號(hào)PO與輸出信號(hào)QB皆為高電壓電平， 反相輸出信號(hào)Q為低電壓電平。在時(shí)鐘信號(hào)CLK于時(shí)間t2變?yōu)楦唠妷弘娖街埃瑪?shù)據(jù)信號(hào) D大約會(huì)在時(shí)間tl時(shí)變?yōu)楦唠妷弘娖?。由于?shù)據(jù)信號(hào)D與時(shí)鐘信號(hào)CLK在時(shí)間t2時(shí)皆為 高電壓電平，因此信號(hào)PCl在時(shí)間t2后會(huì)經(jīng)由N通道元件m與N2放電，而在時(shí)間t3時(shí)變 為低電壓電平。即使N通道元件N5關(guān)閉，反相時(shí)鐘信號(hào)CLKB也大約在時(shí)間t 3時(shí)變?yōu)榈?電壓電平，使得信號(hào)PC2在時(shí)間t2后依然維持在高電壓電平。由于反相輸出信號(hào)Q與時(shí)鐘 信號(hào)CLK在時(shí)間t2前皆為低電壓電平，因此初始輸出信號(hào)PO會(huì)通過(guò)P通道元件P4與P5 維持在高電壓電平。隨著時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖?，P通道元件P5關(guān)閉而N通道元件 N6導(dǎo)通，使得初始輸出信號(hào)PO在時(shí)間t2后(大約在時(shí)間t3時(shí))經(jīng)由N通道元件N6與N7 被拉低至低電壓電平。由于初始輸出信號(hào)PO變?yōu)榈碗妷弘娖?，因此反相?3在時(shí)間t4時(shí) 將反相輸出信號(hào)Q拉高為高電壓電平。由于反相輸出信號(hào)Q變?yōu)楦唠妷弘娖?，因此輸出?號(hào)QB大約在時(shí)間t5時(shí)變?yōu)榈碗妷弘娖?。在時(shí)間t3后且信號(hào)PCl為低電壓電平時(shí)，數(shù)據(jù)信 號(hào)D的狀態(tài)改變并不會(huì)對(duì)整體運(yùn)作產(chǎn)生影響。如波形602所示，數(shù)據(jù)信號(hào)D在時(shí)間t3后切 換了許多次狀態(tài)，但并不影響信號(hào)PC1、信號(hào)PC2、初始輸出信號(hào)P0、反相輸出信號(hào)Q或輸出 信號(hào)QB的狀態(tài)。時(shí)鐘信號(hào)CLK大約在時(shí)間t6時(shí)變回低電壓電平。反相器12將反相時(shí)鐘信號(hào)CLKB 拉高為高電壓電平，P通道元件Pl在時(shí)間t7時(shí)將信號(hào)PCl預(yù)充回高電壓電平，并且信號(hào)PC2 維持在高電壓電平。由于反相輸出信號(hào)Q在時(shí)間t6后為高電壓電平，因此N通道元件N8 導(dǎo)通用以將初始輸出信號(hào)PO維持在低電壓電平，使得反相器13在時(shí)鐘信號(hào)CLK為低電壓 電平時(shí)將反相輸出信號(hào)Q維持在高電壓電平。在時(shí)鐘信號(hào)CLK于時(shí)間t9變回高電壓電平 之前，數(shù)據(jù)信號(hào)D會(huì)在時(shí)間t 8時(shí)變?yōu)榈碗妷弘娖?。N通道元件m關(guān)閉，使得信號(hào)PCl在剛過(guò)時(shí)間t9后維持在高電壓電平。反相器12在時(shí)間tlO時(shí)將反相時(shí)鐘信號(hào)CLKB拉低為低 電壓電平，N通道元件N5因?yàn)樾盘?hào)PCl仍為高電壓電平而導(dǎo)通。由于N通道元件N5導(dǎo)通， 因此反相器12在時(shí)間til時(shí)進(jìn)一步將信號(hào)PC2拉低為低電壓電平。P通道元件P3由于信 號(hào)PC2變?yōu)榈碗妷弘娖蕉鴮?dǎo)通，使得初始輸出信號(hào)PO在時(shí)間tl2時(shí)被拉高為高電壓電平。 再者，輸出電路106在時(shí)間112時(shí)將輸出信號(hào)QB拉高為高電壓電平。由于初始輸出信號(hào)PO 變?yōu)楦唠妷弘娖?，因此反相?3在時(shí)間tl3時(shí)將反相輸出信號(hào)Q拉低為低電壓電平。在時(shí) 間til后且信號(hào)PC2為低電壓電平時(shí)，數(shù)據(jù)信號(hào)D的狀態(tài)改變并不會(huì)對(duì)整體運(yùn)作產(chǎn)生影響。 如波形604所示，數(shù)據(jù)信號(hào)D在時(shí)間til后切換了許多次狀態(tài)，但并不影響信號(hào)PC2、初始輸 出信號(hào)P0、反相輸出信號(hào)Q或輸出信號(hào)QB的狀態(tài)。這個(gè)結(jié)論是正確的，即使如波形606所 示，信號(hào)PCl由于數(shù)據(jù)信號(hào)D變?yōu)楦唠妷弘娖蕉優(yōu)榈碗妷弘娖?，但信?hào)PCl會(huì)維持在低電 壓電平直到于時(shí)間tl4時(shí)再度被預(yù)充電。當(dāng)時(shí)鐘信號(hào)CLK于時(shí)間tl4變?yōu)榈碗妷弘娖綍r(shí)， 信號(hào)PCl與信號(hào)PC2將于時(shí)間tl5再度被預(yù)充電至高電壓電平，并且反相時(shí)鐘信號(hào)CLKB也 會(huì)在時(shí)間tl5時(shí)變?yōu)楦唠妷弘娖健Ｔ陬A(yù)充電期間，數(shù)據(jù)信號(hào)D的狀態(tài)改變也不會(huì)對(duì)整體運(yùn) 作產(chǎn)生影響。由于反相輸出信號(hào)Q與時(shí)鐘信號(hào)CLK皆為低電壓電平，因此初始輸出信號(hào)PO 會(huì)通過(guò)P通道元件P4與P5維持在高電壓電平，使得反相器13在時(shí)鐘信號(hào)CLK為低電壓電 平時(shí)將反相輸出信號(hào)Q維持在低電壓電平。時(shí)鐘信號(hào)CLK在時(shí)間tl6時(shí)再度變?yōu)楦唠妷弘娖剑藭r(shí)數(shù)據(jù)信號(hào)D為低電壓電平， 而信號(hào)PC2仍為高電壓電平。隨著時(shí)鐘信號(hào)CLK的電壓電平的上升，N通道元件N6導(dǎo)通而 P通道元件P5關(guān)閉。由于用以拉高初始輸出信號(hào)PO的P通道元件P4與P5關(guān)閉，而用以拉 低初始輸出信號(hào)PO的N通道元件N6與N7開(kāi)始導(dǎo)通，因此存在了一個(gè)小爭(zhēng)議(contention)。 在一實(shí)施例中，P通道元件P4與P5被配置為弱保持元件(weak keeper device) 0此時(shí)，反 相時(shí)鐘信號(hào)CLKB在時(shí)間t 17時(shí)變?yōu)榈碗妷弘娖?，N通道元件N 5因?yàn)樾盘?hào)PCl仍為高電壓 電平而導(dǎo)通。由于N通道元件N5導(dǎo)通，因此信號(hào)PC2在時(shí)間tl8時(shí)被放電至低電壓電平。 信號(hào)PC2最終將N通道元件N7關(guān)閉，使得初始輸出信號(hào)PO的電壓電平不會(huì)被N通道元件 N6與N7繼續(xù)拉低，而信號(hào)PC2將P通道元件P3導(dǎo)通用以拉高初始輸出信號(hào)PO的電壓電 平。如前文所述，雖然初始輸出信號(hào)PO會(huì)如波形608所示產(chǎn)生些微的“跳動(dòng)(glitch)”，但 這些元件的尺寸均被設(shè)計(jì)成可在時(shí)間tl7后將初始輸出信號(hào)PO維持在高電壓電平。由于 反相器13的狀態(tài)并未改變，因此波形608所示的初始輸出信號(hào)PO的些微下陷(dip)并不 會(huì)影響初始輸出信號(hào)P0、反相輸出信號(hào)Q以及輸出信號(hào)QB的狀態(tài)。圖7為本發(fā)明實(shí)施例的作為多輸入或非門(mén)(multi-input NOR gate)的快速動(dòng)態(tài) 暫存器700的方塊圖。除了使用第一預(yù)充電電路702取代原本的第一預(yù)充電電路102之 外，快速動(dòng)態(tài)暫存器700與快速動(dòng)態(tài)暫存器100大致上相同。如圖7所示，快速動(dòng)態(tài)暫存器 700也包括一第二預(yù)充電電路104、一輸出電路106以及一全保持電路108。第一預(yù)充電電 路702具有四個(gè)輸入端分別接收對(duì)應(yīng)的數(shù)據(jù)信號(hào)D1、D2、D3以及D4，并且具有一輸出端發(fā)出 信號(hào)PCl至節(jié)點(diǎn)103上。圖8為本發(fā)明實(shí)施例的作為或非門(mén)的快速動(dòng)態(tài)暫存器700的邏輯 真值表。如邏輯真值表第一列所示，若數(shù)據(jù)信號(hào)Dl D4的邏輯值為“0”則輸出信號(hào)QB的 邏輯值為“1”。相反地，如邏輯真值表其余四列所示，若數(shù)據(jù)信號(hào)Dl D4中的任一者的邏 輯值為“1”，則不管其它數(shù)據(jù)信號(hào)的邏輯值為何(表示為“可忽略(don’ t care)”值“X”)， 輸出信號(hào)QB的邏輯值皆為“0”。
圖9為本發(fā)明實(shí)施例的第一預(yù)充電電路702的示意圖。除了將原本位于節(jié)點(diǎn)103 與N通道元件N2的漏極之間的N通道元件附，替換為并聯(lián)連接的四個(gè)N通道元件附1、附2、 附3以及N14之外，第一預(yù)充電電路702與第一預(yù)充電電路102大致上相同。具體而言，N 通道元件mi 附4的漏極一起耦接在節(jié)點(diǎn)103上，并且N通道元件mi 附4的源極一 起耦接至N通道元件N2的漏極。數(shù)據(jù)信號(hào)D1、D2、D3以及D4分別提供至N通道元件附1、 N12.N13以及W4的柵極。以下說(shuō)明第一預(yù)充電電路702的運(yùn)作，若數(shù)據(jù)信號(hào)Dl D4在時(shí) 鐘信號(hào)CLK的上升緣時(shí)皆為低電壓電平，參考前文所述，信號(hào)PCl會(huì)維持在高電壓電平而輸 出信號(hào)QB會(huì)致能為高電壓電平。相反地，若數(shù)據(jù)信號(hào)Dl D4中的任一者在時(shí)鐘信號(hào)CLK 的上升緣時(shí)為高電壓電平，參考前文所述，信號(hào)PCl會(huì)被反相器Il拉低為低電壓電平而輸 出信號(hào)QB會(huì)致能為低電壓電平。圖10為本發(fā)明實(shí)施例的作為多輸入與非門(mén)(multi-input NAND gate)的快速動(dòng) 態(tài)暫存器1000的方塊圖?？焖賱?dòng)態(tài)暫存器1000的運(yùn)作方式與快速動(dòng)態(tài)暫存器100類似。 快速動(dòng)態(tài)暫存器1000包括一對(duì)具有相同電路結(jié)構(gòu)的第一預(yù)充電電路102，各個(gè)第一預(yù)充電 電路102接收對(duì)應(yīng)的數(shù)據(jù)信號(hào)D并提供對(duì)應(yīng)的信號(hào)PCl。具體而言，其中一個(gè)第一預(yù)充電 電路102接收數(shù)據(jù)信號(hào)Dl并提供對(duì)應(yīng)的信號(hào)PC1_1，另一個(gè)第一預(yù)充電電路102接收數(shù)據(jù) 信號(hào)D2并提供對(duì)應(yīng)的信號(hào)PC1_2。雖然圖10只顯示兩個(gè)第一預(yù)充電電路102，但也可使 用更多個(gè)第一預(yù)充電電路102用以增加快速動(dòng)態(tài)暫存器1000的輸入數(shù)。第二預(yù)充電電路 104被替換為類似的第二預(yù)充電電路1004，該第二預(yù)充電電路1004接收信號(hào)PC1_1與信號(hào) PC1_2并將信號(hào)PC2提供至輸出電路106。全保持電路108是由另一個(gè)全保持電路1008所 取代，更詳細(xì)的細(xì)節(jié)會(huì)在以下做說(shuō)明。圖11為本發(fā)明實(shí)施例的作為與非門(mén)的快速動(dòng)態(tài)暫存 器1000的邏輯真值表。如邏輯真值表前三列所示，根據(jù)與非門(mén)的運(yùn)作，只要數(shù)據(jù)信號(hào)Dl與 數(shù)據(jù)信號(hào)D2中的其中一者的邏輯值為“0”，則輸出信號(hào)QB的邏輯值為“1”。相反地，如邏 輯真值表第四列所示，若數(shù)據(jù)信號(hào)Dl與數(shù)據(jù)信號(hào)D2的邏輯值皆為“ 1”，則輸出信號(hào)QB的邏 輯值為“0”。圖12為本發(fā)明實(shí)施例的第二預(yù)充電電路1004的示意圖。第二預(yù)充電電路1004除 了將原本位于節(jié)點(diǎn)105與節(jié)點(diǎn)301之間的N通道元件N5，替換為一對(duì)并聯(lián)連接的N通道元 件附5與N16之外，第二預(yù)充電電路1004與第二預(yù)充電電路104大致上相同。具體而言， N通道元件附5與附6的漏極一起耦接在節(jié)點(diǎn)105上，并且N通道元件附5與附6的源極 一起耦接在節(jié)點(diǎn)301上。信號(hào)PC1_1與信號(hào)PC1_2分別提供至N通道元件附5與N16的柵 極。以下說(shuō)明第二預(yù)充電電路1004的運(yùn)作，若數(shù)據(jù)信號(hào)Dl與數(shù)據(jù)信號(hào)D2中的其中一者在 時(shí)鐘信號(hào)CLK的上升緣時(shí)為低電壓電平，參考前文所述，對(duì)應(yīng)的信號(hào)PCl (信號(hào)PC1_1或信 號(hào)PC1_2)會(huì)維持在高電壓電平而輸出信號(hào)QB會(huì)致能為高電壓電平。舉例而言，若數(shù)據(jù)信號(hào) Dl在時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則信號(hào)PC1_1會(huì)維持在高電壓電平，N 通道元件W5會(huì)因?yàn)榉聪嗥鱅 2將節(jié)點(diǎn)301上的電壓拉低為低電壓電平而被導(dǎo)通。相反地， 若數(shù)據(jù)信號(hào)Dl與數(shù)據(jù)信號(hào)D2在時(shí)鐘信號(hào)CLK的上升緣時(shí)皆為高電壓電平，參考前文所述， 信號(hào)PC1_1或信號(hào)PC1_2會(huì)被放電至低電壓電平，使得信號(hào)PC2維持在高電壓電平而輸出 信號(hào)QB會(huì)致能為低電壓電平。值得注意的是，可對(duì)電路加以改造?？稍黾臃聪嗥?2的尺 寸用以更快地將多個(gè)N通道元件導(dǎo)通。再者，雖然圖12只顯示兩個(gè)輸入信號(hào)，但可通過(guò)在 快速動(dòng)態(tài)暫存器1000中使用額外的第一預(yù)充電電路102，使得第二預(yù)充電電路1004可配置額外的N通道元件用以接收更多輸入信號(hào)。由于輸出信號(hào)QB只有在數(shù)據(jù)信號(hào)在時(shí)鐘信號(hào) CLK的上升緣時(shí)皆為高電壓電平時(shí)才為低電壓電平，因此運(yùn)作原理類似，于此就不再贅述。圖13為本發(fā)明實(shí)施例的全保持電路1008的示意圖。如圖13所示，P通道元件P8 具有一源極耦接至高電源電壓VDD、一漏極耦接至節(jié)點(diǎn)105，以及一柵極耦接至用以提供反 相預(yù)充電信號(hào)PC2B的節(jié)點(diǎn)1001。反相器I 5的輸入端與輸出端分別耦接至節(jié)點(diǎn)105與節(jié) 點(diǎn)1001。節(jié)點(diǎn)105進(jìn)一步耦接至N通道元件附7的漏極，而N通道元件附7的柵極與源極 分別耦接至節(jié)點(diǎn)1001與另一 Ν通道元件ms的漏極。Ν通道元件ms的柵極與源極分別 耦接至高電源電壓VDD與低電源電壓VSS。以下說(shuō)明全保持電路1008的運(yùn)作，N通道元件 N18會(huì)一直維持在導(dǎo)通狀態(tài)。當(dāng)節(jié)點(diǎn)105上的電壓為高電壓電平時(shí)，反相器15將節(jié)點(diǎn)1001 上的電壓拉低至低電壓電平，因而導(dǎo)通P通道元件P8使得節(jié)點(diǎn)105上的電壓維持在高電壓 電平。當(dāng)節(jié)點(diǎn)105上的電壓為低電壓電平時(shí)，反相器15將節(jié)點(diǎn)1001上的電壓拉高至高電 壓電平，因而導(dǎo)通N通道元件N17將節(jié)點(diǎn)105上的電壓經(jīng)由N通道元件N17與N18拉低至 低電壓電平，使得節(jié)點(diǎn)105上的電壓維持在低電壓電平。本發(fā)明所揭露的快速動(dòng)態(tài)暫存器可有利地運(yùn)用在集成電路中。如圖14所示，集 成電路1402可包括任何型式的組合邏輯電路1404以及本發(fā)明所揭露的快速動(dòng)態(tài)暫存器 1406。組合邏輯電路1404用以產(chǎn)生一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DN，而其所對(duì)應(yīng)的一個(gè)或多個(gè)快 速動(dòng)態(tài)暫存器1406以本發(fā)明所揭露的運(yùn)作方式將這些數(shù)據(jù)信號(hào)DN暫存。雖然圖14中只 有顯示一個(gè)組合邏輯電路1404以及一組快速動(dòng)態(tài)暫存器1406，但本領(lǐng)域技術(shù)人員應(yīng)能了 解可依照所需來(lái)增加邏輯電路與暫存器的數(shù)目。舉例而言，可通過(guò)執(zhí)行一個(gè)或多個(gè)管線階 段(pipeline stages)來(lái)實(shí)現(xiàn)多組快速動(dòng)態(tài)暫存器1406。集成電路1402可根據(jù)所需功能 來(lái)實(shí)現(xiàn)，例如作為一微處理器等等。具有本發(fā)明所揭露的快速動(dòng)態(tài)暫存器的集成電路將帶 來(lái)相當(dāng)大的幫助。與傳統(tǒng)暫存器相比，本發(fā)明所揭露的快速動(dòng)態(tài)暫存器大大地縮短了設(shè)置 時(shí)間與保持時(shí)間，使得邏輯電路具有較快的頻率速度。此外，由于快速動(dòng)態(tài)暫存器不需要使 用脈沖時(shí)鐘信號(hào)即可實(shí)現(xiàn)最短設(shè)置時(shí)間與保持時(shí)間，因此也就不需使用到脈沖時(shí)鐘邏輯電 路。本發(fā)明所揭露的快速動(dòng)態(tài)暫存器包括第一預(yù)充電電路與第二預(yù)充電電路、一全保 持電路以及一輸出電路。第一預(yù)充電電路與第二預(yù)充電電路分別對(duì)其所對(duì)應(yīng)的預(yù)充電節(jié)點(diǎn) 進(jìn)行預(yù)充電，并且合力地縮短設(shè)置時(shí)間與保持時(shí)間。若一輸入數(shù)據(jù)節(jié)點(diǎn)在時(shí)鐘信號(hào)CLK變 為高電壓電平時(shí)為低電壓電平，則第一預(yù)充電節(jié)點(diǎn)將維持在高電壓電平，使得第二預(yù)充電 節(jié)點(diǎn)被放電至低電壓電平。相反地，若輸入數(shù)據(jù)節(jié)點(diǎn)在時(shí)鐘信號(hào)CLK變?yōu)楦唠妷弘娖綍r(shí)為 高電壓電平，則第一預(yù)充電節(jié)點(diǎn)將被放電至低電壓電平，使得第二預(yù)充電節(jié)點(diǎn)維持在高電 壓電平。一旦其中一個(gè)預(yù)充電節(jié)點(diǎn)被放電至低電壓電平，快速動(dòng)態(tài)暫存器的輸出狀態(tài)就不 會(huì)受到輸入數(shù)據(jù)節(jié)點(diǎn)的影響而改變，直到下一個(gè)時(shí)鐘信號(hào)CLK的上升緣出現(xiàn)。快速動(dòng)態(tài)暫 存器可具有多輸入端用以執(zhí)行通用邏輯運(yùn)算，例如OR、NOR、AND以及NAND邏輯運(yùn)算。舉例 而言，圖7的NOR門(mén)配置可通過(guò)將輸出反相轉(zhuǎn)換成OR閘配置。同樣地，也可通過(guò)類似的方 法將圖10的NAND閘配置輕易地轉(zhuǎn)換成AND門(mén)配置。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍 當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
一種快速動(dòng)態(tài)暫存器，包括一第一預(yù)充電電路，用以在一時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)，將一第一預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平，若一數(shù)據(jù)節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則上述第一預(yù)充電電路將上述第一預(yù)充電節(jié)點(diǎn)維持在高電壓電平，若上述數(shù)據(jù)節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則上述第一預(yù)充電電路將上述第一預(yù)充電節(jié)點(diǎn)放電至低電壓電平，若上述第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平，則上述第一預(yù)充電電路在上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)保持在低電壓電平；一第二預(yù)充電電路，用以在上述時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)，將一第二預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平，若上述第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則上述第二預(yù)充電電路將上述第二預(yù)充電節(jié)點(diǎn)放電至低電壓電平；一全保持電路，用以在上述第一預(yù)充電節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)發(fā)生改變后，立即保持上述第二預(yù)充電節(jié)點(diǎn)的狀態(tài)；以及一輸出電路，用以在上述第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)發(fā)生改變后，立即根據(jù)上述第二預(yù)充電節(jié)點(diǎn)的狀態(tài)決定一輸出節(jié)點(diǎn)的狀態(tài)并且維持上述輸出節(jié)點(diǎn)的狀態(tài)。
2.根據(jù)權(quán)利要求1所述的快速動(dòng)態(tài)暫存器，其中上述第一預(yù)充電電路包括一第一 P通道元件，具有一源極耦接至一高電源電壓，一漏極耦接至上述第一預(yù)充電 節(jié)點(diǎn)，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；一第一 N通道元件，具有一漏極耦接至上述第一預(yù)充電節(jié)點(diǎn)，一源極，以及一柵極耦接 至上述數(shù)據(jù)節(jié)點(diǎn)；一第二 N通道元件，具有一漏極耦接至上述第一 N通道元件的源極，一源極耦接至一低 電源電壓，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；以及一半保持電路，耦接至上述第一預(yù)充電節(jié)點(diǎn)、上述低電源電壓與上述時(shí)鐘節(jié)點(diǎn)，其中若 上述第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平，則上述半保 持電路第在上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)保持在低電壓電平。
3.根據(jù)權(quán)利要求2所述的快速動(dòng)態(tài)暫存器，其中上述半保持電路包括一反相器，具有一輸入端與一輸出端，上述輸入端耦接至上述第一預(yù)充電節(jié)點(diǎn)； 一第三N通道元件，具有一漏極耦接至上述第一預(yù)充電節(jié)點(diǎn)，一源極，以及一柵極耦接 至上述反相器的輸出端；以及一第四N通道元件，具有一漏極耦接至上述第三N通道元件的源極，一源極耦接至上述 低電源電壓，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求1所述的快速動(dòng)態(tài)暫存器，其中上述第二預(yù)充電電路包括一第一 P通道元件，具有一源極耦接至一高電源電壓，一漏極耦接至上述第二預(yù)充電 節(jié)點(diǎn)，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；一第一 N通道元件，具有一漏極耦接至上述第二預(yù)充電節(jié)點(diǎn)，一源極耦接至一反相時(shí) 鐘節(jié)點(diǎn)，以及一柵極耦接至上述第一預(yù)充電節(jié)點(diǎn)；以及一反相器，具有一輸入端耦接至上述時(shí)鐘節(jié)點(diǎn)以及一輸出端耦接至上述反相時(shí)鐘節(jié)點(diǎn)ο
5.根據(jù)權(quán)利要求1所述的快速動(dòng)態(tài)暫存器，其中上述全保持電路包括一反相器，具有一輸入端與一輸出端，上述輸入端耦接至上述第二預(yù)充電節(jié)點(diǎn)； 一第一 P通道元件，具有一源極耦接至一高電源電壓，一漏極，以及一柵極耦接至一低 電源電壓；一第二 P通道元件，具有一源極耦接至上述第一 P通道元件的漏極，一漏極耦接至上述 第二預(yù)充電節(jié)點(diǎn)，以及一柵極耦接至上述反相器的輸出端；一第一 N通道元件，具有一源極，一漏極耦接至上述第二預(yù)充電節(jié)點(diǎn)，以及一柵極耦接 至上述反相器的輸出端；以及一第二 N通道元件，具有一源極耦接至上述低電源電壓，一漏極耦接至上述第一 N通道 元件的源極，以及一柵極耦接至上述高電源電壓。
6.根據(jù)權(quán)利要求1所述的快速動(dòng)態(tài)暫存器，其中上述輸出電路包括 一反相器，具有一輸入端與一輸出端；一第一 P通道元件，具有一源極耦接至一高電源電壓，一漏極耦接至上述反相器的輸 入端，以及一柵極耦接至上述第二預(yù)充電節(jié)點(diǎn)；一第一 N通道元件，具有一漏極耦接至上述反相器的輸入端，一源極，以及一柵極耦接 至上述時(shí)鐘節(jié)點(diǎn)；一第二 N通道元件，具有一漏極耦接至上述第一 N通道元件的源極，一源極耦接至一低 電源電壓，以及一柵極耦接至上述第二預(yù)充電節(jié)點(diǎn)；一第二 P通道元件，具有一源極耦接至上述高電源電壓，一漏極，以及一柵極耦接至上 述反相器的輸出端；一第三P通道元件，具有一源極耦接至上述第二 P通道元件的漏極，一漏極耦接至上述 反相器的輸入端，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；一第三N通道元件，具有一漏極耦接至上述反相器的輸入端，一源極耦接至上述第二 N 通道元件的漏極，以及一柵極耦接至上述反相器的輸出端；以及一邏輯電路，具有一第一輸入端耦接至上述第二預(yù)充電節(jié)點(diǎn)，一第二輸入端耦接至上 述反相器的輸出端，以及一輸出端耦接至上述輸出節(jié)點(diǎn)。
7.根據(jù)權(quán)利要求6所述的快速動(dòng)態(tài)暫存器，其中上述邏輯電路包括一與非門(mén)。
8.根據(jù)權(quán)利要求1所述的快速動(dòng)態(tài)暫存器，其中上述第一預(yù)充電電路在上述時(shí)鐘節(jié)點(diǎn) 為低電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平，若多個(gè)數(shù)據(jù)節(jié)點(diǎn)中的每一者 在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則上述第一預(yù)充電電路將上述第一預(yù)充 電節(jié)點(diǎn)維持在高電壓電平，若上述數(shù)據(jù)節(jié)點(diǎn)中的任一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí) 為高電壓電平，則上述第一預(yù)充電電路將上述第一預(yù)充電節(jié)點(diǎn)放電至低電壓電平，若上述 第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平，則上述第一預(yù)充 電電路在上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)保持在低電壓電平。
9.根據(jù)權(quán)利要求8所述的快速動(dòng)態(tài)暫存器，其中上述第一預(yù)充電電路包括一第一 P通道元件，具有一源極耦接至一高電源電壓，一漏極耦接至上述第一預(yù)充電 節(jié)點(diǎn)，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；多個(gè)第一 N通道元件，上述第一 N通道元件中的每一者具有一漏極耦接至上述第一預(yù) 充電節(jié)點(diǎn)，一源極，以及一柵極耦接至上述數(shù)據(jù)節(jié)點(diǎn)中所對(duì)應(yīng)之一者；一第二 N通道元件，具有一漏極耦接至上述第一 N通道元件中的每一者的源極，一源極 耦接至一低電源電壓，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；以及一半保持電路，耦接至上述第一預(yù)充電節(jié)點(diǎn)、上述低電源電壓與上述時(shí)鐘節(jié)點(diǎn)，其中若 上述第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平，則上述半保 持電路第在上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)保持在低電壓電平。
10.根據(jù)權(quán)利要求1所述的快速動(dòng)態(tài)暫存器，其中上述第一預(yù)充電電路包括多個(gè)第一 預(yù)充電電路，上述第一預(yù)充電電路中的每一者在上述時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將多個(gè)第一 預(yù)充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者預(yù)充電至高電壓電平，若多個(gè)數(shù)據(jù)節(jié)點(diǎn)中所對(duì)應(yīng)之一者在上述 時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則上述第一預(yù)充電電路中的每一者將上述第一 預(yù)充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者維持在高電壓電平，若上述數(shù)據(jù)節(jié)點(diǎn)中所對(duì)應(yīng)之一者在上述時(shí) 鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則上述第一預(yù)充電電路中的每一者將上述第一預(yù) 充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者放電至低電壓電平，若上述對(duì)應(yīng)的第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié) 點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平，則上述第一預(yù)充電電路中的每一者在上述時(shí)鐘 節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者保持在低電壓電平；并且上述第二預(yù)充電電路在上述時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將上述第二預(yù)充電節(jié)點(diǎn)預(yù)充電 至高電壓電平，若上述第一預(yù)充電節(jié)點(diǎn)中的至少一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖街?維持在高電壓電平，則上述第二預(yù)充電電路將上述第二預(yù)充電節(jié)點(diǎn)放電至低電壓電平。
11.根據(jù)權(quán)利要求10所述的快速動(dòng)態(tài)暫存器，其中上述第二預(yù)充電電路包括 一第一 P通道元件，具有一源極耦接至一高電源電壓，一漏極耦接至上述第二預(yù)充電節(jié)點(diǎn)，以及一柵極耦接至上述時(shí)鐘節(jié)點(diǎn)；多個(gè)第一 N通道元件，上述第一 N通道元件中的每一者具有一漏極耦接至上述第二預(yù) 充電節(jié)點(diǎn)，一源極耦接至一反相時(shí)鐘節(jié)點(diǎn)，以及一柵極耦接至上述第一預(yù)充電節(jié)點(diǎn)中所對(duì) 應(yīng)之一者；以及一反相器，具有一輸入端耦接至上述時(shí)鐘節(jié)點(diǎn)以及一輸出端耦接至上述反相時(shí)鐘節(jié)點(diǎn)ο
12.根據(jù)權(quán)利要求11所述的快速動(dòng)態(tài)暫存器，其中上述全保持電路包括 一第二反相器，具有一輸入端與一輸出端，上述輸入端耦接至上述第二預(yù)充電節(jié)點(diǎn)； 一第二 P通道元件，具有一源極耦接至上述高電源電壓，一漏極耦接至上述第二預(yù)充電節(jié)點(diǎn)，以及一柵極耦接至上述第二反相器的輸出端；一第二 N通道元件，具有一漏極耦接至上述第二預(yù)充電節(jié)點(diǎn)，一源極，以及一柵極耦接 至上述第二反相器的輸出端；以及一第三N通道元件，具有一漏極耦接至上述第二 N通道元件的源極，一源極耦接至上述 低電源電壓，以及一柵極耦接至上述高電源電壓。
13.一種集成電路，包括一組合邏輯電路，用以提供一數(shù)據(jù)信號(hào)；以及 一快速動(dòng)態(tài)暫存器，包括一第一預(yù)充電電路，用以在一時(shí)鐘信號(hào)為低電壓電平時(shí)將一第一信號(hào)致能為高電壓電 平，若上述數(shù)據(jù)信號(hào)在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則上述第一預(yù)充電 電路將上述第一信號(hào)維持在高電壓電平，若上述數(shù)據(jù)信號(hào)在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則上述第一預(yù)充電電路將上述第一信號(hào)致能為低電壓電平，若上述第一 信號(hào)在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)被致能為低電壓電平，則上述第一預(yù)充電電路在上 述時(shí)鐘信號(hào)為高電壓電平時(shí)將上述第一信號(hào)保持在低電壓電平；一第二預(yù)充電電路，用以在上述時(shí)鐘信號(hào)為低電壓電平時(shí)將一第二信號(hào)致能為高電壓 電平，若上述第一信號(hào)在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則上述第 二預(yù)充電電路將上述第二信號(hào)致能為低電壓電平，并且在上述第一信號(hào)與第二信號(hào)中的任 一者的狀態(tài)在上述時(shí)鐘信號(hào)為高電壓電平時(shí)發(fā)生改變后，上述第二預(yù)充電電路立即保持上 述第二信號(hào)的狀態(tài)；以及一輸出電路，用以在上述第一信號(hào)與第二信號(hào)中的任一者的狀態(tài)在上述時(shí)鐘信號(hào)變?yōu)?高電壓電平時(shí)發(fā)生改變后，立即根據(jù)上述第二信號(hào)的狀態(tài)決定一輸出信號(hào)的狀態(tài)并且維持 上述輸出信號(hào)的狀態(tài)。
14.根據(jù)權(quán)利要求13所述的集成電路，其中上述組合邏輯電路提供多個(gè)數(shù)據(jù)信號(hào)，并 且上述第一預(yù)充電電路在上述時(shí)鐘信號(hào)為低電壓電平時(shí)將上述第一信號(hào)致能為高電壓電 平，若上述數(shù)據(jù)信號(hào)中的每一者在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則上述 第一預(yù)充電電路將上述第一信號(hào)維持在高電壓電平，若上述數(shù)據(jù)信號(hào)中的任一者在上述時(shí) 鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則上述第一預(yù)充電電路將上述第一信號(hào)致能為低 電壓電平，并且若上述第一信號(hào)在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)被致能為低電壓電平， 則上述第一預(yù)充電電路在上述時(shí)鐘信號(hào)為高電壓電平時(shí)將上述第一信號(hào)保持在低電壓電 平。
15.根據(jù)權(quán)利要求13所述的集成電路，其中上述組合邏輯電路提供多個(gè)數(shù)據(jù)信號(hào)，并 且上述第一預(yù)充電電路包括多個(gè)第一預(yù)充電電路，上述第一預(yù)充電電路中的每一者在上述 時(shí)鐘信號(hào)為低電壓電平時(shí)將多個(gè)第一信號(hào)中所對(duì)應(yīng)之一者預(yù)充電至高電壓電平，若上述數(shù) 據(jù)信號(hào)中所對(duì)應(yīng)之一者在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則上述第一預(yù)充 電電路中的每一者將上述第一信號(hào)中所對(duì)應(yīng)之一者維持在高電壓電平，若上述數(shù)據(jù)信號(hào)中 所對(duì)應(yīng)之一者在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則上述第一預(yù)充電電路中 的每一者將上述第一信號(hào)中所對(duì)應(yīng)之一者致能為低電壓電平，若上述對(duì)應(yīng)的第一信號(hào)在上 述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)被致能為低電壓電平，則上述第一預(yù)充電電路中的每一者在 上述時(shí)鐘信號(hào)為高電壓電平時(shí)將上述第一信號(hào)中所對(duì)應(yīng)之一者保持在低電壓電平；并且上 述第二預(yù)充電電路在上述時(shí)鐘信號(hào)為低電壓電平時(shí)將上述第二信號(hào)致能為高電壓電平，若 上述第一信號(hào)中的至少一者在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則上 述第二預(yù)充電電路將上述第二信號(hào)致能為低電壓電平，并且在上述第一信號(hào)與第二信號(hào)中 的任一者的狀態(tài)在上述時(shí)鐘信號(hào)變?yōu)楦唠妷弘娖綍r(shí)發(fā)生改變后，上述第二預(yù)充電電路立即 保持上述第二信號(hào)的狀態(tài)。
16.一種數(shù)據(jù)暫存方法，包括在一時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)，將一第一預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平； 若一數(shù)據(jù)節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則將上述第一預(yù)充電 節(jié)點(diǎn)維持在高電壓電平；若上述數(shù)據(jù)節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則將上述第一預(yù)充 電節(jié)點(diǎn)放電至低電壓電平；若上述第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電平，則在 上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)保持在低電壓電平；在上述時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將一第二預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平； 若上述第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖街缶S持在高電壓電平，則將 上述第二預(yù)充電節(jié)點(diǎn)放電至低電壓電平；在上述第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在上述時(shí)鐘節(jié)點(diǎn)為高電壓 電平時(shí)發(fā)生改變后，立即保持上述第二預(yù)充電節(jié)點(diǎn)的狀態(tài)；以及在上述第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠?壓電平時(shí)發(fā)生改變后，立即根據(jù)上述第二預(yù)充電節(jié)點(diǎn)的狀態(tài)決定一輸出節(jié)點(diǎn)的狀態(tài)并且維 持上述輸出節(jié)點(diǎn)的狀態(tài)。
17.根據(jù)權(quán)利要求16所述的數(shù)據(jù)暫存方法，還包括若多個(gè)數(shù)據(jù)節(jié)點(diǎn)中的每一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則將上 述第一預(yù)充電節(jié)點(diǎn)維持在高電壓電平；以及若上述數(shù)據(jù)節(jié)點(diǎn)中的任一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則將上 述第一預(yù)充電節(jié)點(diǎn)放電至低電壓電平。
18.根據(jù)權(quán)利要求16所述的數(shù)據(jù)暫存方法，還包括在上述時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)，將多個(gè)第一預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平； 若多個(gè)數(shù)據(jù)節(jié)點(diǎn)中所對(duì)應(yīng)之一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為低電壓電平，則 將上述第一預(yù)充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者維持在高電壓電平；若上述數(shù)據(jù)節(jié)點(diǎn)中所對(duì)應(yīng)之一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)為高電壓電平，則 將上述第一預(yù)充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者放電至低電壓電平；若上述對(duì)應(yīng)的第一預(yù)充電節(jié)點(diǎn)在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖綍r(shí)被放電至低電壓電 平，則在上述時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)將上述第一預(yù)充電節(jié)點(diǎn)中所對(duì)應(yīng)之一者保持在低電 壓電平；在上述時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)，將上述第二預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平；以及 若上述第一預(yù)充電節(jié)點(diǎn)中的至少一者在上述時(shí)鐘節(jié)點(diǎn)變?yōu)楦唠妷弘娖街缶S持在高 電壓電平，則將上述第二預(yù)充電節(jié)點(diǎn)放電至低電壓電平。
全文摘要
本發(fā)明提供一種快速動(dòng)態(tài)暫存器，該快速動(dòng)態(tài)暫存器包括一第一預(yù)充電電路、一第二預(yù)充電電路、一全保持電路以及一輸出電路。第一預(yù)充電電路用以在一時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將一第一預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平。第二預(yù)充電電路用以在時(shí)鐘節(jié)點(diǎn)為低電壓電平時(shí)將一第二預(yù)充電節(jié)點(diǎn)預(yù)充電至高電壓電平。全保持電路用以在第一預(yù)充節(jié)點(diǎn)與第二預(yù)充電節(jié)點(diǎn)中的任一者的狀態(tài)在時(shí)鐘節(jié)點(diǎn)為高電壓電平時(shí)發(fā)生改變后，立即保持第二預(yù)充電節(jié)點(diǎn)的狀態(tài)。輸出電路根據(jù)第二預(yù)充電節(jié)點(diǎn)的狀態(tài)決定一輸出節(jié)點(diǎn)的狀態(tài)并且維持輸出節(jié)點(diǎn)的狀態(tài)。
文檔編號(hào)H03K19/01GK101924546SQ20101026035
公開(kāi)日2010年12月22日 申請(qǐng)日期2010年8月20日 優(yōu)先權(quán)日2009年9月9日
發(fā)明者伊慕蘭·庫(kù)瑞希, 詹姆斯·R·隆柏格 申請(qǐng)人:威盛電子股份有限公司