專利名稱：自舉采樣開關(guān)電路和自舉電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計領(lǐng)域，特別是指一種自舉采樣開關(guān)電路和自舉電路。
背景技術(shù)：
隨著現(xiàn)代通訊技術(shù)和信號處理技術(shù)的發(fā)展，對高速、高精度的半導(dǎo)體集成電路的 需求越來越大。在模擬處理領(lǐng)域，常常需要將模擬信號轉(zhuǎn)換為數(shù)字信號，再通過數(shù)字信號處 理模塊進(jìn)行進(jìn)一步的處理。在模擬信號轉(zhuǎn)換到數(shù)字信號的過程中，常常需要用到采樣開關(guān)， 以滿足對模數(shù)轉(zhuǎn)換器性能的要求?；趯Σ蓸娱_關(guān)性能的要求，常用到自舉采樣開關(guān)。這種技術(shù)主要用于采樣保持 電路。自舉開關(guān)的結(jié)構(gòu)如圖1所示，自舉采樣開關(guān)主要包括柵壓自舉電路20和NMOS晶體 管10開關(guān)。柵壓自舉電路有兩個輸入CLK和Vin，一個輸出Vout。傳統(tǒng)技術(shù)的柵壓自舉電路如圖2所示，由一個充電電容C、十個MOS晶體管Ml-MlO 和一個時鐘電壓提升電路組成。時鐘CLK接NMOS晶體管Ml和PMOS晶體管M2的柵極，Ml 和M2的源極分別接電源電壓VDD和GND，M1和M2的漏極相連，記為節(jié)點(diǎn)1，實際上Ml和M2 組成了一個反相器，方向器的輸出即為節(jié)點(diǎn)1。節(jié)點(diǎn)1作為時鐘電壓提升電路的輸入，節(jié)點(diǎn)2 為時鐘電壓提升電路的輸出。節(jié)點(diǎn)2接NMOS晶體管M5的柵極，M5的漏極接電源電壓VDD， 源極接充電電容C的一個極板，同時與PMOS晶體管M9的源極相連。節(jié)點(diǎn)1接NMOS晶體管 M6的柵極，M6的源極接GND，漏極接充電電容C的另一個極板，同時與NMOS晶體管M4、M7 和M8的源極相連。M4的柵極與NMOS晶體管M3的柵極都接時鐘CLK，M4的漏極接M3的漏 極、M9的柵極和M8的漏極。M9的漏極與M8的柵極、M7的柵極和NMOS晶體管MlO的漏極 相連，作為柵壓自舉電路的輸出Vboot。MlO的源極接GND，柵極接節(jié)點(diǎn)1。M7的漏極接?xùn)艍?自舉電路的輸入Vin。當(dāng)時鐘CLK為低電平GND時，節(jié)點(diǎn)1和節(jié)點(diǎn)2使M5、M6導(dǎo)通，對充電電容C進(jìn)行充 電，使C上保持的電壓為VDD，此時MlO導(dǎo)通，輸出電壓Vboot為GND。當(dāng)時鐘CLK為高電平 VDD時，節(jié)點(diǎn)1和節(jié)點(diǎn)2使M5、M6、MlO斷開，M4將M9的柵壓拉低，使得M7、M8、M9導(dǎo)通，這 樣就使Vboot等于Vin加上C上保持的電壓，即Vboot = Vin+VDD,完成了柵壓自舉的功能。 M8為了避免M9的柵源電壓超過VDD，從而提高器件可靠性。可以看到，傳統(tǒng)的柵壓自舉電路需要額外的時鐘電壓提升電路，此電路將輸入時 鐘的電壓增大固定的值(一般為VDD)。這個額外的時鐘電壓提升電路增加了電路的復(fù)雜度。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種減少電路復(fù)雜度的自舉采樣開關(guān)電路和自 舉電路。為解決上述技術(shù)問題，本發(fā)明的實施例提供技術(shù)方案如下一種自舉采樣開關(guān)電路，包括
自舉電路和第九NMOS晶體管；所述自舉電路輸入時鐘信號CLK和待采樣信號Vin，輸出第一信號Vboot ；第九 NMOS晶體管的源極連接待采樣信號Vin，第九NMOS晶體管的柵極連接所述第一信號Vboot， 第九NMOS晶體管的漏極輸出第二信號Vout ；所述自舉電路包括二極管、充電電容、反相器、第三PMOS晶體管、第四NMOS晶體管、第五NMOS晶體 管、第六NMOS晶體管、第七PMOS晶體管以及第八NMOS晶體管；所述反相器的輸入端連接時鐘信號CLK，所述反相器的輸出端分別連接第三PMOS 晶體管的柵極和第四NMOS晶體管的柵極；第三PMOS晶體管的源極連接電源電壓VDD，第四NMOS晶體管的源極連接待采樣信 號Vin，第三PMOS晶體管的漏極和第四NMOS晶體管的漏極相連；第五NMOS晶體管的源極連接待采樣信號Vin，第五NMOS晶體管的柵極連接第一信 號Vboot，第五NMOS晶體管的漏極分別連接第六NMOS晶體管的漏極和充電電容的第一極 板；第六NMOS晶體管的柵極連接時鐘信號CLK，第六NMOS晶體管的源極連接地信號 GND ；二極管的正向端連接電源電壓VDD，二極管的負(fù)向端分別連接充電電容的第二極 板和第七PMOS晶體管的源極；第七PMOS晶體管的柵極與第三PMOS晶體管的漏極相連，第七PMOS晶體管的漏極 和第八NMOS晶體管的源極均連接第一信號Vboot ；第八NMOS晶體管的柵極連接電源電壓VDD，第八NMOS晶體管的漏極與反相器的輸 出端相連。所述反相器包括第一 PMOS晶體管和第二 NMOS晶體管；第一PMOS晶體管的柵極和第二NMOS晶體管的柵極均連接時鐘信號CLK，作為反相 器的輸入端；第一 PMOS晶體管的源極連接電源電壓VDD ；第二 NMOS晶體管的源極連接地信號GND ；第一 PMOS晶體管的漏極和第二 NMOS晶體管的漏極相連，作為反相器的輸出端。所述自舉采樣開關(guān)電路為半導(dǎo)體集成電路。另一方面，提供一種自舉電路，包括二極管、充電電容、反相器、第三PMOS晶體管、第四NMOS晶體管、第五NMOS晶體 管、第六NMOS晶體管、第七PMOS晶體管以及第八NMOS晶體管；所述反相器的輸入端連接時鐘信號CLK，所述反相器的輸出端分別連接第三PMOS 晶體管的柵極和第四NMOS晶體管的柵極；第三PMOS晶體管的源極連接電源電壓VDD，第四NMOS晶體管的源極連接待采樣信 號Vin，第三PMOS晶體管的漏極和第四NMOS晶體管的漏極相連；第五NMOS晶體管的源極連接待采樣信號Vin，第五NMOS晶體管的柵極連接第一信 號Vboot，第五NMOS晶體管的漏極分別連接第六NMOS晶體管的漏極和充電電容的第一極 板；
第六NMOS晶體管的柵極連接時鐘信號CLK，第六NMOS晶體管的源極連接地信號 GND ；二極管的正向端連接電源電壓VDD，二極管的負(fù)向端分別連接充電電容的第二極 板和第七PMOS晶體管的源極；第七PMOS晶體管的柵極與第三PMOS晶體管的漏極相連，第七PMOS晶體管的漏極 和第八NMOS晶體管的源極均連接第一信號Vboot ；第八NMOS晶體管的柵極連接電源電壓VDD，第八NMOS晶體管的漏極與反相器的輸 出端相連。所述反相器包括第一 PMOS晶體管和第二 NMOS晶體管；第一PMOS晶體管的柵極和第二NMOS晶體管的柵極均連接時鐘信號CLK，作為反相 器的輸入端；第一 PMOS晶體管的源極連接電源電壓VDD ；第二 NMOS晶體管的源極連接地信號GND ；第一 PMOS晶體管的漏極和第二 NMOS晶體管的漏極相連，作為反相器的輸出端。
所述自舉電路為半導(dǎo)體集成電路。本發(fā)明的實施例具有以下有益效果上述方案中，當(dāng)時鐘信號CLK為高電平VDD時，Vboot為低電平GND。當(dāng)時鐘信號 CLK為低電平GND時，Vboot為待采樣信號Vin和充電電容電壓VDD-Vd的和，Vd為二極管 的閾值電壓，從而達(dá)到了柵壓自舉的功能。不需要額外的時鐘電壓提升電路，減少了電路的
復(fù)雜度。


圖1為現(xiàn)有技術(shù)中自舉采樣開關(guān)電路的原理圖；圖2為現(xiàn)有技術(shù)中自舉電路的原理圖；圖3為本發(fā)明的自舉電路的原理圖。
具體實施例方式為使本發(fā)明的實施例要解決的技術(shù)問題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合 附圖及具體實施例進(jìn)行詳細(xì)描述。本發(fā)明提供一種自舉采樣開關(guān)電路，包括自舉電路和第九NMOS晶體管MO ；所述自舉電路輸入時鐘信號CLK和待采樣信號Vin，輸出第一信號Vboot ；第九 NMOS晶體管MO的源極連接待采樣信號Vin，第九NMOS晶體管MO的柵極連接所述第一信號 Vboot，第九NMOS晶體管MO的漏極輸出第二信號Vout ； 如圖3所示，所述自舉電路包括 二極管、充電電容、反相器、第三 PM0S(P-channel metal oxide semiconductor FET，P溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管)晶體管M3、第四NM0S(N_channel metal oxide semiconductor FET，N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管)晶體管M4、第五NMOS 晶體管M5、第六NMOS晶體管M6、第七PMOS晶體管M7以及第八NMOS晶體管M8 ；
所述反相器的輸入端連接時鐘信號CLK，所述反相器的輸出端分別連接第三PMOS 晶體管M3的柵極和第四NMOS晶體管M4的柵極；第三PMOS晶體管M3的源極連接電源電壓VDD，第四NMOS晶體管M4的源極連接待 采樣信號Vin，第三PMOS晶體管M3的漏極和第四NMOS晶體管M4的漏極相連；第五NMOS晶體管M5的源極連接待采樣信號Vin，第五NMOS晶體管M5的柵極連接 第一信號Vboot，第五NMOS晶體管M5的漏極分別連接第六NMOS晶體管M6的漏極和充電電 容的第一極板；第六NMOS晶體管M6的柵極連接時鐘信號CLK，第六NMOS晶體管M6的源極連接地 信號GND ；二極管的正向端連接電源電壓VDD，二極管的負(fù)向端分別連接充電電容的第二極 板和第七PMOS晶體管M7的源極；第七PMOS晶體管M7的柵極與第三PMOS晶體管M3的漏極相連，第七PMOS晶體管 M7的漏極和第八NMOS晶體管M8的源極均連接第一信號Vboot ；第八NMOS晶體管M8的柵極連接電源電壓VDD，第八NMOS晶體管M8的漏極與反相 器的輸出端相連。所述反相器包括第八PMOS晶體管Ml和第二 NMOS晶體管M2 ；第八PMOS晶體管Ml的柵極和第二 NMOS晶體管M2的柵極均連接時鐘信號CLK，作 為反相器的輸入端；第八PMOS晶體管Ml的源極連接電源電壓VDD ；第二 NMOS晶體管M2的源極連接地信號GND ；第八PMOS晶體管Ml的漏極和第二 NMOS晶體管M2的漏極相連，作為反相器的輸出端。所述自舉采樣開關(guān)電路為半導(dǎo)體集成電路。上述電路中，第八PMOS晶體管Ml的漏極和第二 NMOS晶體管M2的漏極相連，記為 節(jié)點(diǎn)1 ；第三PMOS晶體管M3的漏極和第四NMOS晶體管M4的漏極相連，記為節(jié)點(diǎn)2。另一方面，如圖3所示，提供一種自舉電路，包括二極管、充電電容、反相器、第三PMOS晶體管M3、第四NMOS晶體管M4、第五NMOS 晶體管M5、第六NMOS晶體管M6、第七PMOS晶體管M7以及第八NMOS晶體管M8 ；所述反相器的輸入端連接時鐘信號CLK，所述反相器的輸出端分別連接第三PMOS 晶體管M3的柵極和第四NMOS晶體管M4的柵極；第三PMOS晶體管M3的源極連接電源電壓VDD，第四NMOS晶體管M4的源極連接待 采樣信號Vin，第三PMOS晶體管M3的漏極和第四NMOS晶體管M4的漏極相連；第五NMOS晶體管M5的源極連接待采樣信號Vin，第五NMOS晶體管M5的柵極連接 第一信號Vboot，第五NMOS晶體管M5的漏極分別連接第六NMOS晶體管M6的漏極和充電電 容的第一極板；第六NMOS晶體管M6的柵極連接時鐘信號CLK，第六NMOS晶體管M6的源極連接地 信號GND ；二極管的正向端連接電源電壓VDD，二極管的負(fù)向端分別連接充電電容的第二極 板和第七PMOS晶體管M7的源極；
第七PMOS晶體管M7的柵極與第三PMOS晶體管M3的漏極相連，第七PMOS晶體管 M7的漏極和第八NMOS晶體管M8的源極均連接第一信號Vboot ；第八NMOS晶體管M8的柵極連接電源電壓VDD，第八NMOS晶體管M8的漏極與反相 器的輸出端相連。所述反相器包括第八PMOS晶體管Ml和第二 NMOS晶體管M2 ；第八PMOS晶體管Ml的柵極和第二 NMOS晶體管M2的柵極均連接時鐘信號CLK，作 為反相器的輸入端；第八PMOS晶體管Ml的源極連接電源電壓VDD ；第二 NMOS晶體管M2的源極連接地信號GND ；第八PMOS晶體管Ml的漏極和第二 NMOS晶體管M2的漏極相連，作為反相器的輸出端。本發(fā)明解決了采樣保持電路中自舉開關(guān)的實現(xiàn)問題，克服已有自舉采樣開關(guān)電路 的不足，提供一種不需要額外的時鐘信號提升電路的自舉采樣開關(guān)電路，有效減少了自舉 采樣開關(guān)電路的面積，降低芯片制造成本，有效實現(xiàn)高速、高精度的自舉采樣開關(guān)的功能。本發(fā)明使用一個二極管，在時鐘信號的控制下，周期性地給充電電容進(jìn)行充電，并 將充電電容上的電壓疊加到輸入信號上，以實現(xiàn)柵電壓自舉的功能。用做開關(guān)的第九MOS管工作在深線性區(qū)(也稱深三極管區(qū))，這時MOS管滿足條 件Vds = Vgs-Vth(1)其中Vds為MOS管的漏源電壓，Vgs為MOS管的柵源電壓，Vth為MOS管的閾值電壓， Vgs-Vth為MOS管的過驅(qū)動電壓，這時MOS管近似可以等效為一個電阻，其阻值R。n約為
Ron--^-MC0^(Vgs-Vlh)
W其中μ為MOS管載流子遷移率，C。x為電位面積柵氧化層電容，γ為MOS管的寬長 比?？梢钥吹剑瑢?dǎo)通電阻會隨著柵源電壓Vgs的變化而變化，而導(dǎo)通電阻的變化會帶來 線性度的降低，影響開關(guān)電路的性能。為了達(dá)到較好的線性度，需要使MOS管的柵源電壓Vgs保持不變。一般是先給某電 容充電，再將電容上的電壓與輸入信號相加，接MOS管的柵極，輸入信號接MOS管的源極，這 樣MOS管的柵源電壓就會等于電容上的電壓。本發(fā)明自舉采樣開關(guān)包括柵壓自舉電路和第九NMOS晶體管MO開關(guān)。柵壓自舉電 路有CLK和Vin兩個輸入信號，有Vout —個輸出信號。本發(fā)明使用柵壓自舉電路，使第九NMOS晶體管M9的柵極電壓在開關(guān)導(dǎo)通時保持 為恒定電壓，以達(dá)到消除導(dǎo)通電阻非線性的目的。本電路可用CM0S、BiCM0S等工藝實現(xiàn)。本 發(fā)明適用于半導(dǎo)體集成電路的自舉開關(guān)電路，解決了現(xiàn)有自舉開關(guān)電路面積過大的問題。本發(fā)明中，二極管的負(fù)向端接電源電壓，正向端接充電電容。在時鐘信號的控制 下，周期性地給充電電容進(jìn)行充電，并將充電電容上的電壓疊加到輸入信號上，以實現(xiàn)柵電
8壓自舉的功能。連接第九NMOS晶體管MO開關(guān)柵極的電壓Vboot在時鐘信號CLK的控制下 變化。當(dāng)CLK為高電平時，Vboot輸出為低電壓GND ；當(dāng)CLK為低電平時，Vboot輸出為待采 樣信號Vin的自舉電壓。本發(fā)明通過二極管給電容充電，又利用二極管的自關(guān)斷達(dá)到關(guān)斷充電通路的目 的。當(dāng)時鐘信號CLK為高電平VDD時，節(jié)點(diǎn)1的電壓被第二 NMOS晶體管M2拉到低電平GND， 由于第八NMOS晶體管M8的柵極接VDD，所以會使Vboot為低電平GND。同時，高電平的CLK 會使第六NMOS晶體管M6導(dǎo)通，用電源電壓對充電電容進(jìn)行充電，充電到VDD-Vd，Vd為二極 管的閾值電壓。當(dāng)時鐘信號CLK為低電平GND時，節(jié)點(diǎn)1的電壓被第八PMOS晶體管Ml提到高電 平VDD。這時低電平的CLK會使第六NMOS晶體管M6關(guān)斷。節(jié)點(diǎn)2的電壓被第四NMOS晶體 管M4拉到電平Vin。Vin的電壓會使第七PMOS晶體管M7導(dǎo)通，從而使Vboot變高，Vboot 變高后會使第五NMOS晶體管M5導(dǎo)通，使Vin接到充電電容的一端，而Vboot接到充電電容 的另一端，使二極管Dl反向截止，這時Vboot為待采樣信號Vin和充電電容電壓VDD-Vd的 和，即Vin+Vdd-Vd，從而達(dá)到了柵壓自舉的功能。所述方法實施例是與所述裝置實施例相對應(yīng)的，在方法實施例中未詳細(xì)描述的部 分參照裝置實施例中相關(guān)部分的描述即可，在裝置實施例中未詳細(xì)描述的部分參照方法實 施例中相關(guān)部分的描述即可。本領(lǐng)域普通技術(shù)人員可以理解，實現(xiàn)上述實施例方法中的全部或部分步驟是可以 通過程序來指令相關(guān)的硬件來完成，所述的程序可以存儲于一計算機(jī)可讀取存儲介質(zhì)中， 該程序在執(zhí)行時，包括如上述方法實施例的步驟，所述的存儲介質(zhì)，如磁碟、光盤、只讀存 儲記憶體(Read-Only Memory, ROM)或隨機(jī)存儲記憶體(Random Access Memory, RAM)等。在本發(fā)明各方法實施例中，所述各步驟的序號并不能用于限定各步驟的先后順 序，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，對各步驟的先后變化也 在本發(fā)明的保護(hù)范圍之內(nèi)。以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也 應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
一種自舉采樣開關(guān)電路，其特征在于，包括自舉電路和第九NMOS晶體管；所述自舉電路輸入時鐘信號CLK和待采樣信號Vin，輸出第一信號Vboot；第九NMOS晶體管的源極連接待采樣信號Vin，第九NMOS晶體管的柵極連接所述第一信號Vboot，第九NMOS晶體管的漏極輸出第二信號Vout；所述自舉電路包括二極管、充電電容、反相器、第三PMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、第六NMOS晶體管、第七PMOS晶體管以及第八NMOS晶體管；所述反相器的輸入端連接時鐘信號CLK，所述反相器的輸出端分別連接第三PMOS晶體管的柵極和第四NMOS晶體管的柵極；第三PMOS晶體管的源極連接電源電壓VDD，第四NMOS晶體管的源極連接待采樣信號Vin，第三PMOS晶體管的漏極和第四NMOS晶體管的漏極相連；第五NMOS晶體管的源極連接待采樣信號Vin，第五NMOS晶體管的柵極連接第一信號Vboot，第五NMOS晶體管的漏極分別連接第六NMOS晶體管的漏極和充電電容的第一極板；第六NMOS晶體管的柵極連接時鐘信號CLK，第六NMOS晶體管的源極連接地信號GND；二極管的正向端連接電源電壓VDD，二極管的負(fù)向端分別連接充電電容的第二極板和第七PMOS晶體管的源極；第七PMOS晶體管的柵極與第三PMOS晶體管的漏極相連，第七PMOS晶體管的漏極和第八NMOS晶體管的源極均連接第一信號Vboot；第八NMOS晶體管的柵極連接電源電壓VDD，第八NMOS晶體管的漏極與反相器的輸出端相連。
2.根據(jù)權(quán)利要求1所述的自舉采樣開關(guān)電路，其特征在于，所述反相器包括第一PMOS 晶體管和第二 NMOS晶體管；第一PMOS晶體管的柵極和第二NMOS晶體管的柵極均連接時鐘信號CLK，作為反相器的 輸入端；第一 PMOS晶體管的源極連接電源電壓VDD ； 第二 NMOS晶體管的源極連接地信號GND ；第一 PMOS晶體管的漏極和第二 NMOS晶體管的漏極相連，作為反相器的輸出端。
3.根據(jù)權(quán)利要求1所述的自舉采樣開關(guān)電路，其特征在于，所述自舉采樣開關(guān)電路為 半導(dǎo)體集成電路。
4. 一種自舉電路，其特征在于，包括二極管、充電電容、反相器、第三PMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、第 六NMOS晶體管、第七PMOS晶體管以及第八NMOS晶體管；所述反相器的輸入端連接時鐘信號CLK，所述反相器的輸出端分別連接第三PMOS晶體 管的柵極和第四NMOS晶體管的柵極；第三PMOS晶體管的源極連接電源電壓VDD，第四NMOS晶體管的源極連接待采樣信號 Vin，第三PMOS晶體管的漏極和第四匪OS晶體管的漏極相連；第五NMOS晶體管的源極連接待采樣信號Vin，第五NMOS晶體管的柵極連接第一信號 Vboot，第五NMOS晶體管的漏極分別連接第六NMOS晶體管的漏極和充電電容的第一極板；第六NMOS晶體管的柵極連接時鐘信號CLK，第六NMOS晶體管的源極連接地信號GND ； 二極管的正向端連接電源電壓VDD，二極管的負(fù)向端分別連接充電電容的第二極板和 第七PMOS晶體管的源極；第七PMOS晶體管的柵極與第三PMOS晶體管的漏極相連，第七PMOS晶體管的漏極和第 八NMOS晶體管的源極均連接第一信號Vboot ；第八NMOS晶體管的柵極連接電源電壓VDD，第八NMOS晶體管的漏極與反相器的輸出端 相連。
5.根據(jù)權(quán)利要求4所述的自舉電路，其特征在于，所述反相器包括第一PMOS晶體管 和第二 NMOS晶體管；第一 PMOS晶體管的柵極和第二NMOS晶體管的柵極均連接時鐘信號CLK，作為反相器的 輸入端；第一 PMOS晶體管的源極連接電源電壓VDD ； 第二 NMOS晶體管的源極連接地信號GND ；第一 PMOS晶體管的漏極和第二 NMOS晶體管的漏極相連，作為反相器的輸出端。
6.根據(jù)權(quán)利要求4所述的自舉電路，其特征在于，所述自舉電路為半導(dǎo)體集成電路。
全文摘要
本發(fā)明提供自舉采樣開關(guān)電路和自舉電路，自舉電路包括二極管D1、充電電容C1、反相器、第三PMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M6、第七PMOS管M7及第八NMOS管M8；反相器的輸入端連接CLK，輸出端連接M3柵極和M4柵極；M3源極連接VDD，M4源極連接Vin，M3漏極和M4的漏極相連；M5源極接Vin，M5柵極接Vboot，M5漏極接M6漏極和電容的一板；M6柵極連接CLK，M6源極連接GND；D1正端連接VDD，D1負(fù)端連接C1第二板和M7源極；M7柵極與M3漏極相連，M7漏極和M8源極連接Vboot；M8柵極連接VDD，M8漏極與反相器輸出端相連。
文檔編號H03K17/687GK101977046SQ20101029131
公開日2011年2月16日 申請日期2010年9月25日 優(yōu)先權(quán)日2010年9月25日
發(fā)明者丁瑞雪, 劉簾曦, 孫園杰, 朱樟明, 李婭妮 申請人:西安電子科技大學(xué)