專利名稱：一種由fpga控制產(chǎn)生irig-b的ac碼作為時間同步標(biāo)準(zhǔn)的方法
一種由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的
方法本發(fā)明涉及IRIG-B、FPGA的技術(shù)領(lǐng)域，具體地說是由FPGA (現(xiàn)場可編程門陣 列)控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的方法。在靶場測量、工業(yè)控制、電力系統(tǒng)測量與保護(hù)、計算、通信、氣象等測試設(shè)備 均采用國際標(biāo)準(zhǔn)IRIG-B格式的時間碼(簡稱B碼)作為時間同步標(biāo)準(zhǔn)，也是是我國執(zhí)行 的一種遙測時間標(biāo)準(zhǔn)。B碼是一種串行的時間格式，分為直流碼(DC碼)和交流碼(AC 碼)兩種?，F(xiàn)有的交流碼(AC碼)是基于MCU或者DSP和數(shù)字邏輯電路實現(xiàn)的，這種方 法還存在著許多不足之處系統(tǒng)的設(shè)計難度非常大，成本高，B碼的精確性和系統(tǒng)靈活 性差等缺點。本發(fā)明的目的就是要解決上述的不足而提供一種由FPGA控制產(chǎn)生IRIG-B的 AC碼作為時間同步標(biāo)準(zhǔn)的方法。為實現(xiàn)上述目的設(shè)計一種由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn) 的方法，其特征在于首先，利用IRIG-B的DC碼流，先通過FPGA產(chǎn)生IKHz的正弦波 進(jìn)行幅度調(diào)制的AC碼數(shù)字序列，再經(jīng)過DAC之后產(chǎn)生IRIG-B的AC碼流，所述FPGA 對IRIG-B的DC碼進(jìn)行電平的判別“H”，高電平的部分會同步觸發(fā)相位累加器1， ROM 1中存儲著電壓峰-峰值為IOV的正弦波的采樣數(shù)據(jù)，所述相位累加器1輸出值觸 發(fā)ROM 1中的數(shù)據(jù)輸出；“L”，低電平同理，ROM 2中存儲著電壓峰-峰值為2V的 正弦波的采樣數(shù)據(jù)，得出調(diào)制比為1/5，其次ROM1、ROM 2中的輸出數(shù)據(jù)通過輸出數(shù)據(jù) 控制器實現(xiàn)疊加輸出AC碼數(shù)字序列。所述FPGA采用數(shù)字直接合成技術(shù)方式，所述數(shù)字直接合成技術(shù)方式透過在數(shù) 字形式下產(chǎn)生時間變化信號，然后進(jìn)行數(shù)字模擬轉(zhuǎn)換動作。所述DAC部分采用數(shù)模轉(zhuǎn)換電路、低通濾波電路來產(chǎn)生模擬的AC碼流。所述數(shù)模轉(zhuǎn)換電路采用DAC0832。本發(fā)明的有益效果與基于MCU或者DSP和數(shù)字邏輯電路實現(xiàn)的方法相比，該 方法可以大大降低系統(tǒng)的設(shè)計難度，降低成本，提高B碼的精確性和系統(tǒng)靈活性，值得 推廣應(yīng)用。

圖1為本發(fā)明的實現(xiàn)IRIG-B的AC碼設(shè)計框圖；圖2為IRIG-B的DC碼流格式3
圖3為IRIG-B的AC碼流格式圖；圖4為FPGA產(chǎn)生AC碼數(shù)字序列實現(xiàn)方法圖；圖5為DAC產(chǎn)生模擬的AC碼流電路原理圖；圖中41為DC碼流、42為電平判別、43為相位累加器1、44為相位累加器2、 45為采樣數(shù)據(jù)ROM1、46為采樣數(shù)據(jù)ROM2、47為輸出數(shù)據(jù)控制器、48為AC碼數(shù)字序 列、51為AC碼數(shù)字序列、52為數(shù)模轉(zhuǎn)換電路、53為低通過濾器、54為AC碼流。下面結(jié)合附圖和實施例對本發(fā)明的結(jié)構(gòu)示意圖進(jìn)一步說明。本發(fā)明就是通過對IRIG-B碼的研究，采用FPGA的設(shè)計方法。利用IRIG_B的 DC5馬流，先通過FPGA產(chǎn)生IKHz的正弦波進(jìn)行幅度調(diào)制的AC碼數(shù)字序列，再經(jīng)過DAC 之后產(chǎn)生IRIG-B的AC碼流，即在DC碼的基礎(chǔ)上實現(xiàn)交流調(diào)制，以得到AC碼。IRIG-B的DC碼流格式如圖2所示，它是每秒一幀的時間串碼，每個碼元寬度 為10ms，一個時幀周期包括100個碼元，為脈寬編碼。脈寬0.2ms表示二進(jìn)制0，脈寬 0.5ms表示二進(jìn)制1，脈寬0.8ms表示位置標(biāo)識符或參考碼元。IRIG-B的AC碼流格式如圖3所示，交流碼的載波是IKHz正弦信號，幅度變化 峰一峰值范圍為0.5 10V。調(diào)制比為U1/U0 = 1/6 1/2，即索引標(biāo)記是8個幅度為 Ul的IKHz正弦信號，邏輯1是5個幅度為Ul的IKHz正弦信號，邏輯0是2個幅度為 Ul的IKHz正弦信號，其他時間是幅度為UO的IKHz正弦信號。在FPGA部分，采用了數(shù)字直接合成技術(shù)(DDS) 一種產(chǎn)生模擬波形的方 法一通常是正弦波，方式是透過在數(shù)字形式下產(chǎn)生時間變化信號，然后進(jìn)行數(shù)字模擬轉(zhuǎn) 換的動作。因為在DDS中操作主要是數(shù)字式，它可提供輸出頻率之間快速的切換，細(xì)微 的頻率分辨率，以及在寬廣頻譜范圍內(nèi)操作。FPGA實現(xiàn)IRIG-B的DC碼轉(zhuǎn)AC碼數(shù)字序列的原理如圖4所示。首先，F(xiàn)PGA 對IRIG-B的DC碼進(jìn)行電平的判別“H”，高電平的部分會同步觸發(fā)相位累加器1， ROM 1中存儲著電壓峰_峰值為IOV的正弦波的采樣數(shù)據(jù)，這樣相位累加器1輸出值觸 發(fā)ROMl中的數(shù)據(jù)輸出；“L”，低電平同理，但ROM 2中存儲著電壓峰-峰值為2V 的正弦波的采樣數(shù)據(jù)，從而得出調(diào)制比為1/5。其次，輸出數(shù)據(jù)控制器是實現(xiàn)疊加輸出 AC碼數(shù)字序列。在DAC部分，采用數(shù)模轉(zhuǎn)換外加低通濾波電路來產(chǎn)生模擬的AC碼流，如圖5所 示。通過FPGA輸出的AC碼流直接連接到DAC0832 ；由于DAC0832的輸出是屬于電 流型的，所以它的輸出必須進(jìn)行電流/電壓轉(zhuǎn)化，使用LM324運(yùn)算放大器即可。最后， 通過電容進(jìn)行濾波，把波形中的雜訊濾除。
權(quán)利要求
1.一種由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的方法，其特征在于 首先，利用IRIG-B的DC碼流，先通過FPGA產(chǎn)生IKHz的正弦波進(jìn)行幅度調(diào)制的AC 碼數(shù)字序列，所述AC碼數(shù)字序列再經(jīng)過DAC之后產(chǎn)生IRIG-B的AC碼流，所述FPGA 對IRIG-B的DC碼進(jìn)行電平的判別“H”，高電平的部分會同步觸發(fā)相位累加器1， ROM 1中存儲著電壓峰-峰值為IOV的正弦波的采樣數(shù)據(jù)，所述相位累加器1輸出值觸 發(fā)ROM 1中的數(shù)據(jù)輸出；“L”，低電平同理，ROM 2中存儲著電壓峰-峰值為2V的 正弦波的采樣數(shù)據(jù)，得出調(diào)制比為1/5，其次ROM 1、ROM 2中的輸出數(shù)據(jù)通過輸出數(shù) 據(jù)控制器實現(xiàn)疊加輸出AC碼數(shù)字序列。
2.如權(quán)利要求1所述的由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的方法， 其特征在于所述FPGA采用數(shù)字直接合成技術(shù)方式，所述數(shù)字直接合成技術(shù)方式透過 在數(shù)字形式下產(chǎn)生時間變化信號，然后進(jìn)行數(shù)字模擬轉(zhuǎn)換動作。
3.如權(quán)利要求1或2所述的由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的 方法，其特征在于所述DAC部分采用數(shù)模轉(zhuǎn)換電路、低通濾波電路來產(chǎn)生模擬的AC 碼流。
4.如權(quán)利要求3所述的由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的方法， 其特征在于所述數(shù)模轉(zhuǎn)換電路采用DAC0832。
全文摘要
本發(fā)明涉及一種由FPGA控制產(chǎn)生IRIG-B的AC碼作為時間同步標(biāo)準(zhǔn)的方法，利用IRIG-B的DC碼流，先通過FPGA產(chǎn)生1KHz的正弦波進(jìn)行幅度調(diào)制的AC碼數(shù)字序列，所述AC碼數(shù)字序列再經(jīng)過DAC之后產(chǎn)生IRIG-B的AC碼流，所述FPGA對IRIG-B的DC碼進(jìn)行電平的判別“H”，高電平的部分會同步觸發(fā)相位累加器1，ROM 1中存儲著電壓峰-峰值為10V的正弦波的采樣數(shù)據(jù)，所述相位累加器1輸出值觸發(fā)ROM 1中的數(shù)據(jù)輸出；“L”，低電平同理；本發(fā)明的有益效果與基于MCU或者DSP和數(shù)字邏輯電路實現(xiàn)的方法相比，該方法可以大大降低系統(tǒng)的設(shè)計難度，降低成本，提高B碼的精確性和系統(tǒng)靈活性。
文檔編號H03K7/02GK102023566SQ20101050548
公開日2011年4月20日 申請日期2010年10月13日 優(yōu)先權(quán)日2010年10月13日
發(fā)明者丁晨, 葉磊, 張柄瑤 申請人:上海愛瑞科技發(fā)展有限公司