專利名稱：保持觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及保持觸發(fā)器，更具體地，涉及具有主從鎖存器的保持觸發(fā)器。
背景技術(shù)：
許多電路設(shè)計(jì)都需要從休眠模式喚醒之后快速恢復(fù)運(yùn)行。在這些設(shè)計(jì)中，需要在進(jìn)入休眠模式之前保存當(dāng)前的數(shù)據(jù)狀態(tài)，并且在喚醒時(shí)恢復(fù)該狀態(tài)。一種這樣的片上保持方法是所謂的雙引腳氣球式寄存器，其使用獨(dú)立的保存和恢復(fù)控制引腳以及用于進(jìn)行保持的第二保存鎖存器。該雙引腳氣球式寄存器在圖1中示出。圖1是現(xiàn)有技術(shù)的保持寄存器10的高級(jí)框圖。該保持寄存器10基于傳統(tǒng)的D型觸發(fā)器，其由主從鎖存器12、14表示。如本領(lǐng)域技術(shù)人員所熟悉的，在正邊沿時(shí)刻(或者如果時(shí)鐘輸入為低電平有效，則為負(fù)邊沿時(shí)刻)，D觸發(fā)器的Q輸出通常呈現(xiàn)D輸入狀態(tài)。這就是之所以稱為D觸發(fā)器的原因，由于輸出取D輸入或數(shù)據(jù)輸入的值，所以將其延遲一個(gè)時(shí)鐘計(jì)數(shù)。該保持寄存器具有額外的數(shù)據(jù)保存電路，其有時(shí)被稱為“陰影(shadow) ”鎖存器或者 “氣球式(balloon) ”鎖存器16。D觸發(fā)器的鎖存器12、14由標(biāo)準(zhǔn)的低Vt晶體管設(shè)計(jì)而成， 而氣球式鎖存器16由弱高Vt晶體管設(shè)計(jì)而成。該第三鎖存器16連接至常開電源(always on power supply)(真實(shí)VDD)，并保持該寄存狀態(tài)，而漏(leaky)主從寄存器鎖存器在休眠模式下斷電。在任何從斷電到主動(dòng)模式(active mode)或反之的轉(zhuǎn)換時(shí)，該設(shè)計(jì)要求用于在氣球式鎖存器和觸發(fā)器之間反復(fù)轉(zhuǎn)移數(shù)據(jù)的復(fù)雜定時(shí)。該設(shè)計(jì)的復(fù)雜性在某種程度上源于無論時(shí)鐘狀態(tài)如何，都允許保持寄存器恢復(fù)數(shù)據(jù)值。如果時(shí)鐘為低，并且主鎖存器打開且對(duì)輸入數(shù)據(jù)進(jìn)行采樣，則所保持的值被強(qiáng)制進(jìn)入從鎖存器。然而，如果時(shí)鐘為高，則保持鎖存器值被強(qiáng)制進(jìn)入主鎖存器，然后當(dāng)時(shí)鐘轉(zhuǎn)為低時(shí)，該保持觸發(fā)器值被傳遞到從鎖存器。該設(shè)計(jì)還存在大尺寸、大功率及延遲相關(guān)的問題。期望一種較低功率、較小面積的保持觸發(fā)器。

發(fā)明內(nèi)容
在本發(fā)明的一個(gè)實(shí)施例中，主從保持觸發(fā)器包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，連接至主鎖存器的輸出端，并用于基于輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入主鎖存器和從鎖存器之一中，用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)。其中，所述觸發(fā)器包括由虛擬VDD電源供電的第一組器件，以及由恒定VDD電源供電的第二組器件。其中，所述保持鎖存器嵌入所述從鎖存器中，所述主鎖存器只包括選自所述第一組器件中的器件，并且所述從鎖存器包括選自所述第一組器件和所述第二組器件中的器件。其中，所述保持鎖存器嵌入所述主鎖存器中，所述從鎖存器只包括選自所述第一組器件中的器件，并且所述主鎖存器包括選自所述第一組器件和所述第二組器件中的器件。其中，嵌入有所述保持鎖存器的所述主鎖存器或所述從鎖存器包括在正常操作模式期間可操作的主存儲(chǔ)器環(huán)以及在所述斷電模式期間可操作的次存儲(chǔ)器環(huán)，其中，所述主存儲(chǔ)器環(huán)和所述次存儲(chǔ)器環(huán)共享至少一個(gè)器件。其中，至少一個(gè)共享的器件是反相器。其中，所述觸發(fā)器包括由虛擬VDD電源供電的第一組器件以及由恒定VDD電源供電的第二組器件，其中，至少一個(gè)共享的器件是選自所述第二組器件的器件。 其中，所述主存儲(chǔ)器環(huán)包括具有用于接收數(shù)據(jù)設(shè)置信號(hào)的輸入端的邏輯門以及具有用于接收數(shù)據(jù)復(fù)位信號(hào)的輸入端的邏輯門中的一個(gè)或兩個(gè)。其中，所述主存儲(chǔ)器環(huán)包括第一反相器和第二反相器，連接在所述第一反相器的輸出端和所述第二反相器的輸入端之間的第一通過門以及連接在所述第二反相器的輸出端和所述第一反相器的輸入端之間的第二通過門，其中，所述第一通過門通過所述斷電控制信號(hào)進(jìn)行控制，以及所述第二通過門通過所述輸入時(shí)鐘信號(hào)進(jìn)行控制，以及其中，所述次存儲(chǔ)器環(huán)包括所述第二反相器、輸入端連接到所述第二反相器的輸出端的第三反相器以及連接在所述第三反相器的輸出端和所述第二反相器的輸入端之間的第三通過門，其中，所述第三通過門通過所述斷電控制信號(hào)進(jìn)行控制。其中，所述主存儲(chǔ)器環(huán)進(jìn)一步包括第四反相器和第五反相器，所述第四反相器連接在所述第一反相器的輸出端和所述第二反相器的輸入端之間，以及所述第五反相器連接在所述第二反相器的輸出端和所述第一反相器的輸入端之間。其中，所述第二反相器是NAND門的一部分，所述NAND門具有用于接收數(shù)據(jù)設(shè)置信號(hào)的輸入端，和/或所述第一反相器是與NAND門的一部分，所述NAND門具有用于接收數(shù)據(jù)復(fù)位信號(hào)的輸入端。在本發(fā)明的一個(gè)實(shí)施例中，一種主從保持觸發(fā)器包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)，并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，連接到所述主鎖存器的輸出端，并用于基于所述輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入所述主鎖存器和所述從鎖存器之一中，并用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)，其中，所述觸發(fā)器包括通過虛擬VDD電源供電的第一組器件以及通過常開VDD電源供電的第二組器件，其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括選自所述第一組器件和所述第二組器件的器件，并且其他主鎖存器和從鎖存器僅包括選自所述第一組器件的器件，并且其中，所述輸入時(shí)鐘信號(hào)在斷電模式期間無效。其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括在正常操作模式期間可操作的主存儲(chǔ)器環(huán)以及在所述斷電模式期間可操作的次存儲(chǔ)器環(huán)，其中，所述主存儲(chǔ)器環(huán)和所述次存儲(chǔ)器環(huán)共享至少一個(gè)器件，所述至少一個(gè)共享的器件是選自所述第二組器件的器件。其中，所述至少一個(gè)共享的器件是反相器。其中，所述主鎖存器和所述從鎖存器中的每一個(gè)都包括具有用于接收數(shù)據(jù)設(shè)置信號(hào)的輸入端的邏輯門以及具有用于接收數(shù)據(jù)復(fù)位信號(hào)的輸入端的邏輯門中的一個(gè)或兩個(gè)。其中，所述保持鎖存器嵌入到所述主鎖存器中。
其中，所述保持鎖存器嵌入到所述從鎖存器中。
其中，所述第二組器件被設(shè)計(jì)為比所述第一組器件顯示出更低的漏電流。在本發(fā)明的一個(gè)實(shí)施例中，一種主從保持觸發(fā)器包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)，并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，連接到所述主鎖存器的輸出端，并用于基于所述輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入到所述主鎖存器和所述從鎖存器之一中，并用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)，其中，所述觸發(fā)器包括通過虛擬VDD電源供電的第一組器件以及通過常開VDD電源供電的第二組器件；其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括選自所述第一組器件和所述第二組器件的器件，并且其他主鎖存器和從鎖存器僅包括選自所述第一組器件的器件，并且其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括在正常操作模式期間可操作的主存儲(chǔ)器電路以及在所述斷電模式期間可操作的次存儲(chǔ)器電路，其中， 所述主存儲(chǔ)器電路和所述次存儲(chǔ)器電路共享至少一個(gè)器件，所述至少一個(gè)共享的器件是選自所述第二組器件的器件。其中，所述主存儲(chǔ)器電路包括連接成環(huán)的第一反相器和第二反相器、連接在所述第一反相器的輸出端和所述第二反相器的輸入端之間的第一通過門、以及連接在所述第二反相器的輸出端和所述第一反相器的輸入端之間的第二通過門，其中，所述第一通過門通過所述斷電控制信號(hào)進(jìn)行控制，以在所述正常操作模式期間傳送數(shù)據(jù)，并且所述第二通過門通過所述輸入時(shí)鐘信號(hào)進(jìn)行控制，以及其中，所述次存儲(chǔ)器電路包括所述第二反相器、輸入端連接到所述第二反相器的輸出端的第三反相器、以及連接在所述第三反相器的輸出端和所述第二反相器的輸入端之間的第三通過門，其中，所述第三通過門通過所述斷電控制信號(hào)進(jìn)行控制，以在斷電模式期間傳送數(shù)據(jù)，所述至少一個(gè)共享的器件是所述第二反相器。本發(fā)明的上述以及其他特征將從以下結(jié)合附圖提供的本發(fā)明的較佳實(shí)施例的詳細(xì)描述更好地理解。


附圖示出了本發(fā)明的較佳實(shí)施例和有關(guān)本公開的其他信息，其中圖1是現(xiàn)有技術(shù)的保持觸發(fā)器的框圖。圖2A和圖2B是根據(jù)本發(fā)明的保持觸發(fā)器的實(shí)施例的框圖。圖3A-3B和圖3D-3E是具有嵌入從鎖存器的保持鎖存器的保持觸發(fā)器的實(shí)施例。圖4A-4B和圖4D-4E是具有嵌入主鎖存器的保持鎖存器的保持觸發(fā)器的實(shí)施例。圖3C和圖4C是示出對(duì)于分別具有圖3A/3B和圖4A/4B的保持觸發(fā)器的裝置轉(zhuǎn)換到休眠模式以及從休眠模式進(jìn)行轉(zhuǎn)換的時(shí)序圖。圖5和圖5A示出了對(duì)于具有單塊保持觸發(fā)器模塊的片上系統(tǒng)(SoC)設(shè)計(jì)的電源連接布局。
具體實(shí)施例方式示例性實(shí)施例的描述應(yīng)結(jié)合附圖進(jìn)行理解，附圖被認(rèn)為是整個(gè)說明書的一部分。 相關(guān)術(shù)語是為了描述簡便，并且不需要裝置以特定定向建構(gòu)或操作。除非另有特別說明，關(guān)于通信、連接等的術(shù)語，例如“連接”和“互連”是指部件通過中間結(jié)構(gòu)直接或間接與另一部件相連。
這里提供了一種改進(jìn)的保持觸發(fā)器設(shè)計(jì)。該保持觸發(fā)器顯示出了在操作和休眠模式下極好的布局尺寸、減小的漏電功率以及良好的定時(shí)性能。圖2A和圖2B示出了保持觸發(fā)器100A、100B的實(shí)施例的高級(jí)(high level)描述。 在圖2A中，保持觸發(fā)器100A包括與從鎖存器120A相連的主鎖存器110A。響應(yīng)于斷電控制信號(hào)PD(poWer down control signal)的保持觸發(fā)器130A嵌入主鎖存器110A，用于在斷電模式期間保持?jǐn)?shù)據(jù)。在圖2B中，保持鎖存器130B嵌入從鎖存器120B而不是主鎖存器 IlOB中。如以下更詳細(xì)的描述，將保持鎖存器嵌入主鎖存器和從鎖存器之一中從主鎖存器和從鎖存器之間的關(guān)鍵路徑中去除了保持電路(與圖1的保持觸發(fā)器10相比)，這降低了設(shè)計(jì)復(fù)雜性以及解決了定時(shí)問題，并且能夠改進(jìn)功率效率。圖3A示出了作為D型觸發(fā)器嵌入的保持觸發(fā)器的實(shí)施例。該保持觸發(fā)器包括與從鎖存器電路240連接的主鎖存器電路210。在該實(shí)施例中，保持鎖存器嵌入從鎖存器240。 濃陰影中所示的器件(即，反相器和傳輸/通過門)表示通過虛擬VDD源(即，在斷電/休眠模式期間為低的VDD源)供電的器件。淡灰陰影(還由框250示出)中的器件表示由真實(shí)常開VDD源(即，在斷電期間仍可用的VDD源)供電的器件。這兩組器件可具有不同的閾值電壓(Vt)、柵極長度、結(jié)摻雜濃度、柵極氧化物厚度、基板偏壓等。在實(shí)施例中，通過真實(shí)VDD供電的器件顯示出比通過虛擬VDD供電的器件更低的漏電流，而漏電流在休眠模式期間是很重要的問題。 輸入數(shù)據(jù)信號(hào)被表示為數(shù)據(jù)信號(hào)D，以及輸出數(shù)據(jù)信號(hào)被表示為輸出Q。時(shí)鐘信號(hào) CK(更具體地，時(shí)鐘條(bar)和時(shí)鐘信號(hào)CKB、CKD)分別控制CMOS通過門212、214、216和 242。為了解決由于由時(shí)鐘信號(hào)控制的門數(shù)量所引起的加載問題，時(shí)鐘信號(hào)CK被反轉(zhuǎn)兩次。 斷電信號(hào)PD控制CMOS傳輸門252、254。主鎖存器210的操作通過時(shí)鐘信號(hào)CKB/CKD控制。數(shù)據(jù)信號(hào)D通過反相器218開始反轉(zhuǎn)。當(dāng)CKD為低時(shí)，反轉(zhuǎn)數(shù)據(jù)經(jīng)過傳輸門212并且D值通過反相器220的輸出保持，其中通過門216關(guān)閉。在下個(gè)時(shí)鐘轉(zhuǎn)換時(shí)(S卩，當(dāng)CKD為高)時(shí)，通過門214和216打開，并且門212關(guān)閉。隨著通過門216打開，當(dāng)主鎖存器210通過門214將數(shù)據(jù)傳送到從鎖存器 240時(shí)，反相器220和222的反相器環(huán)保持?jǐn)?shù)據(jù)狀態(tài)。從鎖存器240包括由反相器244、CMOS傳輸門252、反相器256以及CMOS傳輸門 242形成的主存儲(chǔ)器環(huán)。從鎖存器240還包括由反相器256，反相器258和傳輸門254形成的次存儲(chǔ)器環(huán)。從鎖存器240還包括輸出反相器246。在正常操作期間，當(dāng)CKD走高時(shí)，由主鎖存器210保持的數(shù)據(jù)經(jīng)過傳輸門214，然后通過反相器244、246進(jìn)行兩次反轉(zhuǎn)，以提供數(shù)據(jù)信號(hào)Q。由于電路不處于斷電/休眠模式，所以斷電信號(hào)PD為低且傳輸門252打開。 當(dāng)CKD走低時(shí)，門214關(guān)閉且門242打開。反相器244和256維持反相器246輸入端的反相器數(shù)據(jù)狀態(tài)，并且數(shù)據(jù)作為數(shù)據(jù)信號(hào)Q輸出。在休眠模式期間，傳輸門254關(guān)閉，使次存儲(chǔ)器環(huán)無效。在斷電/休眠模式期間，所有由虛擬VDD供電的器件都被斷電。主存儲(chǔ)器環(huán)無效。 然而，在斷電模式下，框250中的所有真實(shí)VDD供電的器件都有效。信號(hào)PD走高，這使得 CMOS傳輸門252關(guān)閉。CMOS傳輸門254打開，激活次存儲(chǔ)器環(huán)。斷電時(shí)保持在從鎖存器中的數(shù)據(jù)被保持在次存儲(chǔ)器環(huán)中(即，通過反相器256和258)。圖3C是示出對(duì)于圖3A所示的保持寄存器200由供電模式轉(zhuǎn)為休眠模式以及從休眠模式轉(zhuǎn)為供電模式的轉(zhuǎn)換的時(shí)序圖。圖3C示出了(a)在正常器件操作期間，(b)當(dāng)器件進(jìn)入休眠模式，(c)在休眠模式期間，以及(d)當(dāng)器件離開休眠模式的信號(hào)。從圖3C可以看出，在休眠模式期間，虛擬VDD電源從高切換到低以節(jié)約功率。信號(hào)NSLEEP是時(shí)鐘關(guān)閉信號(hào)，而且為了理解保持觸發(fā)器的操作，對(duì)于該信號(hào)的進(jìn)一步討論并不是必需的。斷電信號(hào) PD在休眠模式期間以及器件轉(zhuǎn)入和轉(zhuǎn)出休眠模式時(shí)為高。需要特別注意的是，時(shí)鐘信號(hào)CK 可以在除正常/有效操作模式之外的所有狀態(tài)下關(guān)閉。為了進(jìn)入休眠模式，時(shí)鐘信號(hào)CK首先關(guān)閉。然后，信號(hào)PD走高，然后信號(hào)NSLEEP走低以將器件的框斷電。最后，虛擬VDD走低。翻轉(zhuǎn)該次序以將器件帶離休眠模式。 在圖3A的實(shí)施例中，保持鎖存器嵌入到從鎖存器240中以在斷電模式下保存數(shù)據(jù)，提供了極好的定時(shí)和電源性能，并且節(jié)省了空間。因?yàn)楸３宙i存器被嵌入從鎖存器，所以保持寄存器不需要?dú)馇蚴芥i存器。這樣，保持鎖存器的尺寸就能保持最小。由于沒有氣球式鎖存器在Q輸出路徑上引入額外的電容性負(fù)載，所以改進(jìn)了定時(shí)。此外，由于只有傳輸門252、254和反相器256、258在休眠模式下有效，所以器件的電源性能極好。進(jìn)一步，為了將存儲(chǔ)/保存功能加入到現(xiàn)有的觸發(fā)器設(shè)計(jì)中，只要求單個(gè)控制引腳PD。例如，在可具有成千上萬的保持寄存器的CPU中，相比于多引腳設(shè)計(jì)，僅需要一個(gè)引腳節(jié)省了大量布線面積并降低了復(fù)雜度。最后，如上所述，耗電時(shí)鐘引腳在休眠模式下不需要進(jìn)行操作，其本身可以提高電源效率。圖3B示出了圖3A的保持觸發(fā)器的可選實(shí)施例200A。與圖3A類似的部件具有相同的參考標(biāo)記。除微小改動(dòng)的從鎖存器240A之外，保持寄存器200A與圖3A中的寄存器 200相同。在包括在休眠模式下有效的器件的框250a中，反相器251被加入到主存儲(chǔ)器環(huán)中。反相器251有助于減小在休眠模式期間來自傳輸門252的漏電流。附加反相器243也被加入到主存儲(chǔ)器環(huán)中，以引起反相器251的數(shù)據(jù)信號(hào)的反轉(zhuǎn)，并且克服了在正常操作模式期間傳輸門242的高漏電流。圖4A和圖4B示出了保持觸發(fā)器的實(shí)施例，其中保持鎖存器被嵌入到主鎖存器而不是從鎖存器中。再次，由較重的灰色底紋表示的所有裝置都由虛擬VDD供電，而由較淺的底紋表示的框350中的器件都通過真實(shí)VDD供電。從鎖存器340包括反相器344、346和 348以及傳輸門342。從鎖存器的操作應(yīng)該是顯而易見的。如同圖3A和圖3B中的主鎖存器210，主鎖存器310包括輸入反相器318、用于當(dāng)CKD為低時(shí)傳輸數(shù)據(jù)的傳輸門312以及用于當(dāng)CKD為高時(shí)傳輸數(shù)據(jù)到從鎖存器340的輸出傳輸門314。與圖3A的實(shí)施例中從鎖存器類似，其中嵌入保持鎖存器，主鎖存器310具有由反相器320、通過門352、反相器356和通過門316形成的主存儲(chǔ)器環(huán)。由于PD在正常操作期間為低，所以該主存儲(chǔ)器環(huán)在正常操作期間可操作。用于在休眠模式期間存儲(chǔ)數(shù)據(jù)的次存儲(chǔ)器環(huán)設(shè)置在主鎖存器310中，并由反相器356、358和通過門354形成。當(dāng)PD走高時(shí)，次存儲(chǔ)器環(huán)操作。圖4B示出了圖4A的保持觸發(fā)器的可選實(shí)施例300A。與圖4A類似的部件具有相同的參考標(biāo)記。除了以上述關(guān)于圖3B的從鎖存器240A的方式稍微修改了主鎖存器310a 之外，保持觸發(fā)器300A與圖3A中的觸發(fā)器300相同。在包括在休眠模式下有效的器件的框350a中，反相器351被加入到主存儲(chǔ)器環(huán)中。反相器351有助于減小在休眠模式期間來自于傳輸門352的漏電流。附加反相器319也被加入到主存儲(chǔ)器環(huán)中，以引起通過反相器 315對(duì)數(shù)據(jù)信號(hào)的反轉(zhuǎn)，并且克服了在正常造作模式期間傳輸門316的高漏電流。
圖4C是示出了針對(duì)圖4A和圖4B的電路從有效模式到休眠模式以及從休眠模式到有效模式的轉(zhuǎn)換的時(shí)序圖。從該時(shí)序圖可以看出，除了在轉(zhuǎn)變進(jìn)入/離開休眠周期期間時(shí)鐘信號(hào)CK保持為高之外，定時(shí)與圖3C所示的相同。因?yàn)樵趫D4A和圖4B的實(shí)施例中保持鎖存器被嵌入主鎖存器中，所以保持觸發(fā)器不再需要?dú)馇蚴芥i存器。這樣，保持鎖存器的尺寸保持最小。定時(shí)也如上述進(jìn)行了改進(jìn)。此夕卜，對(duì)于圖4A的實(shí)施例，由于只有傳輸門352、354和反相器356、358在休眠狀態(tài)下有效，所以器件的功率性能極好。對(duì)于圖4B的實(shí)施例，附加反相器351在休眠模式下有效。此外， 為了向寄存器加入存儲(chǔ)/恢復(fù)功能，僅需要單個(gè)控制引腳PD，相比于多引腳設(shè)計(jì)，其節(jié)省了布線面積，降低了復(fù)雜程度。最后，如上所述，耗電時(shí)鐘引腳不需要在休眠模式下進(jìn)行操作， 其本身可以改進(jìn)電源效率。圖3D示出了具有嵌入從鎖存器的保持鎖存器的保持寄存器200B的可選實(shí)施例。 除了對(duì)主鎖存器210b和從鎖存器240b分別略有修改之外，保持寄存器200B與圖3B的觸發(fā)器200A相同。更具體地，反相器220和243分別由NAND門270、275代替。NAND門270、 275響應(yīng)于控制信號(hào)set_n。該實(shí)施例在具有嵌入的保持鎖存器的觸發(fā)器中實(shí)現(xiàn)設(shè)置功能。 也就是說，當(dāng)η為低時(shí)，不管D輸入值如何，Q輸出都將被設(shè)置為高。圖4D示出了具有嵌入主鎖存器中的保持鎖存器的保持寄存器400Β的可選實(shí)施例。除了對(duì)主鎖存器310b和從鎖存器340b分別略有改變之外，保持寄存器400B與圖4B 的觸發(fā)器400A相同。更具體地，反相器320和348分別被NAND門370、375代替。NAND門 370,375響應(yīng)控制信號(hào)set_n。該實(shí)施例在具有嵌入的保持鎖存器的觸發(fā)器中實(shí)現(xiàn)設(shè)置功能。 圖3E示出了具有嵌入從鎖存器的保持鎖存器的保持觸發(fā)器200C的可選實(shí)施例。 除了對(duì)主鎖存器210c和從鎖存器240c分別稍微改動(dòng)之外，保持觸發(fā)器200C和圖3B的觸發(fā)器200A相同。更具體地，反相器222和244分別被NAND門280,285代替。NAND門280、 285響應(yīng)控制信號(hào)resets。該實(shí)施例在具有嵌入的保持鎖存器的觸發(fā)器中實(shí)現(xiàn)復(fù)位功能。 也就是說，當(dāng)resets為低時(shí)，不管D輸入數(shù)據(jù)如何，Q輸出都將復(fù)位。雖然沒有示出，但應(yīng)當(dāng)理解，圖3D所示實(shí)施例的NAND門270、275可以加入到本實(shí)施例中，以在觸發(fā)器中實(shí)現(xiàn)設(shè)置和復(fù)位功能。圖4E示出了具有嵌入主鎖存器的保持鎖存器的保持觸發(fā)器400C的可選實(shí)施例。 除了對(duì)主鎖存器310c和從鎖存器340c分別稍微改動(dòng)之外，保持觸發(fā)器400C和圖4B的觸發(fā)器400A相同。更具體地，反相器319和344分別被NAND門380,385代替。NAND門380、 385響應(yīng)控制信號(hào)resets。該實(shí)施例在具有嵌入的保持鎖存器的觸發(fā)器中實(shí)現(xiàn)復(fù)位功能。 雖然沒有示出，但應(yīng)當(dāng)理解，圖4D所示實(shí)施例的NAND門370、375可以加入到本實(shí)施例中， 以在寄存器中實(shí)現(xiàn)設(shè)置和復(fù)位功能。圖5示出了針對(duì)片上系統(tǒng)(SoC)設(shè)計(jì)500的電源連接布局，該片上系統(tǒng)500具有其中嵌入保持觸發(fā)器502的單個(gè)框510。保持觸發(fā)器502可以是上述類型。每個(gè)保持觸發(fā)器502都與真實(shí)VDD電源506和虛擬VDD電源504相連接。虛擬VDD電源504與真實(shí)VDD 電源506通過磁頭開關(guān)(header switch) 508相連?？蛑行枰拇蓬^開關(guān)的數(shù)量取決于該框?qū)崿F(xiàn)必要功能操作的功率(電流)要求。在休眠控制信號(hào)NSLEEP通常為高的實(shí)施例中，如圖3C和圖4C所示，磁頭開關(guān)506可將PMOS晶體管作為電源門。在切換到休眠模式之前，時(shí)鐘應(yīng)當(dāng)凍結(jié)(frozen)，并且PD信號(hào)應(yīng)被激活以將數(shù)據(jù)存儲(chǔ)到保持觸發(fā)器502的保持鎖存器中。當(dāng)NSLEEP走低時(shí)，磁頭開關(guān)斷開，并且虛擬VDD電源504與真實(shí)VDD電源506斷開。這樣，只有每個(gè)保持觸發(fā)器502中的保持鎖存器被激活，以在休眠模式下保存數(shù)據(jù)。當(dāng)切換回到正常功能操作模式時(shí)，信號(hào)NSLEEP必須走高以恢復(fù)虛擬VDD電源504與真實(shí)VDD 電源506的連接。接著，使信號(hào)PD無效以將相應(yīng)數(shù)據(jù)恢復(fù)到每個(gè)保持觸發(fā)器502的從鎖存器。信號(hào)“NSLEEP_ACK”在其通過每個(gè)功率門之后具有“NSLEEP”的值。該信號(hào)用于告知開啟/斷開操作何時(shí)結(jié)束。圖5A示出了針對(duì)片上系統(tǒng)(SoC)設(shè)計(jì)500A的電源連接布局的可選實(shí)施例，該片上系統(tǒng)具有其中嵌入保持觸發(fā)器502的單個(gè)框510。每個(gè)保持觸發(fā)器502都與真實(shí)VDD電源506a和虛擬VDD電源504a相連接。每個(gè)虛擬VDD電源504a都通過腳踏開關(guān)508a與真實(shí)VDD電源506A相連?？蛑行枰哪_踏開關(guān)的數(shù)量取決于該框?qū)崿F(xiàn)必要功能操作所需的功率(電流)。腳踏開關(guān)508a被信號(hào)SLEEP控制。每個(gè)腳踏開關(guān)508a都可以使用NMOS晶體管作為功率門，使得當(dāng)SLEEP走低時(shí)，焊盤(pad) 504a與焊盤506a斷開。在切換到休眠模式之前，時(shí)鐘應(yīng)當(dāng)凍結(jié)，并且斷電控制信號(hào)PD信號(hào)應(yīng)被激活，以將數(shù)據(jù)存儲(chǔ)到保持觸發(fā)器502的保持鎖存器中，保持觸發(fā)器502可以是上述類型。這樣，只有每個(gè)保持觸發(fā)器中的保持鎖存器被激活，以在休眠模式下保存數(shù)據(jù)。當(dāng)切換回正常功能操作模式時(shí)，信號(hào)SLEEP 必須走高以恢復(fù)虛擬VDD。接著，信號(hào)PD被無效以將相應(yīng)數(shù)據(jù)恢復(fù)到每個(gè)保持觸發(fā)器502 的從鎖存器。信號(hào)“SLEEP_ACK”在其傳送通過每個(gè)功率門之后具有“SLEEP”的值。該信號(hào)用于告知開啟/斷開操作何時(shí)結(jié)束。盡 管根據(jù)示例性實(shí)施例描述了本發(fā)明，但是并不限于此。相反，所附權(quán)利要求應(yīng)當(dāng)廣泛地理解為包括本領(lǐng)域普通技術(shù)人員在不偏離本發(fā)明的等價(jià)物的內(nèi)容和范圍的情況下所作出的其他改變和實(shí)施例。
權(quán)利要求
1.一種主從保持觸發(fā)器，包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，與所述主鎖存器的輸出端相連接，并用于基于所述輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入所述主鎖存器和所述從鎖存器之一中，用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器，其中，所述觸發(fā)器包括由虛擬VDD電源供電的第一組器件，以及由恒定VDD電源供電的第二組器件。
3.根據(jù)權(quán)利要求2所述的觸發(fā)器，其中，所述保持鎖存器嵌入所述從鎖存器中，所述主鎖存器只包括選自所述第一組器件中的器件，并且所述從鎖存器包括選自所述第一組器件和所述第二組器件中的器件。
4.根據(jù)權(quán)利要求2所述的觸發(fā)器，其中，所述保持鎖存器嵌入所述主鎖存器中，所述從鎖存器只包括選自所述第一組器件中的器件，并且所述主鎖存器包括選自所述第一組器件和所述第二組器件中的器件。
5.根據(jù)權(quán)利要求1所述的觸發(fā)器，其中，嵌入有所述保持鎖存器的所述主鎖存器或所述從鎖存器包括在正常操作模式期間可操作的主存儲(chǔ)器環(huán)以及在所述斷電模式期間可操作的次存儲(chǔ)器環(huán)，其中，所述主存儲(chǔ)器環(huán)和所述次存儲(chǔ)器環(huán)共享至少一個(gè)器件，至少一個(gè)共享的器件是反相器。
6.根據(jù)權(quán)利要求5所述的觸發(fā)器，其中，所述主存儲(chǔ)器環(huán)包括第一反相器和第二反相器，連接在所述第一反相器的輸出端和所述第二反相器的輸入端之間的第一通過門以及連接在所述第二反相器的輸出端和所述第一反相器的輸入端之間的第二通過門，其中，所述第一通過門通過所述斷電控制信號(hào)進(jìn)行控制，以及所述第二通過門通過所述輸入時(shí)鐘信號(hào)進(jìn)行控制，以及其中，所述次存儲(chǔ)器環(huán)包括所述第二反相器、輸入端連接到所述第二反相器的輸出端的第三反相器以及連接在所述第三反相器的輸出端和所述第二反相器的輸入端之間的第三通過門，其中，所述第三通過門通過所述斷電控制信號(hào)進(jìn)行控制。其中，所述主存儲(chǔ)器環(huán)進(jìn)一步包括第四反相器和第五反相器，所述第四反相器連接在所述第一反相器的輸出端和所述第二反相器的輸入端之間，以及所述第五反相器連接在所述第二反相器的輸出端和所述第一反相器的輸入端之間。
7.—種主從保持觸發(fā)器，包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)，并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，連接到所述主鎖存器的輸出端，并用于基于所述輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入所述主鎖存器和所述從鎖存器之一中，并用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)，其中，所述觸發(fā)器包括通過虛擬VDD電源供電的第一組器件以及通過常開VDD電源供電的第二組器件，其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括選自所述第一組器件和所述第二組器件的器件，并且其他主鎖存器和從鎖存器僅包括選自所述第一組器件的器件，并且其中，所述輸入時(shí)鐘信號(hào)在斷電模式期間無效。
8.根據(jù)權(quán)利要求7所述的觸發(fā)器，其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括在正常操作模式期間可操作的主存儲(chǔ)器環(huán)以及在所述斷電模式期間可操作的次存儲(chǔ)器環(huán)，其中，所述主存儲(chǔ)器環(huán)和所述次存儲(chǔ)器環(huán)共享至少一個(gè)器件，所述至少一個(gè)共享的器件是選自所述第二組器件的器件。
9.根據(jù)權(quán)利要求7所述的觸發(fā)器，其中，所述主鎖存器和所述從鎖存器中的每一個(gè)都包括具有用于接收數(shù)據(jù)設(shè)置信號(hào)的輸入端的邏輯門以及具有用于接收數(shù)據(jù)復(fù)位信號(hào)的輸入端的邏輯門中的一個(gè)或兩個(gè)。
10.一種主從保持觸發(fā)器，包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)，并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，連接到所述主鎖存器的輸出端，并用于基于所述輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入到所述主鎖存器和所述從鎖存器之一中，并用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)，其中，所述觸發(fā)器包括通過虛擬VDD電源供電的第一組器件以及通過常開VDD電源供電的第二組器件；其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括選自所述第一組器件和所述第二組器件的器件，并且其他主鎖存器和從鎖存器僅包括選自所述第一組器件的器件，并且其中，具有嵌入的保持鎖存器的主鎖存器或從鎖存器包括在正常操作模式期間可操作的主存儲(chǔ)器電路以及在所述斷電模式期間可操作的次存儲(chǔ)器電路，其中，所述主存儲(chǔ)器電路和所述次存儲(chǔ)器電路共享至少一個(gè)器件，所述至少一個(gè)共享的器件是選自所述第二組器件的器件。其中，所述主存儲(chǔ)器電路包括連接成環(huán)的第一反相器和第二反相器、連接在所述第一反相器的輸出端和所述第二反相器的輸入端之間的第一通過門、以及連接在所述第二反相器的輸出端和所述第一反相器的輸入端之間的第二通過門，其中，所述第一通過門通過所述斷電控制信號(hào)進(jìn)行控制，以在所述正常操作模式期間傳送數(shù)據(jù)，并且所述第二通過門通過所述輸入時(shí)鐘信號(hào)進(jìn)行控制，以及其中，所述次存儲(chǔ)器電路包括所述第二反相器、輸入端連接到所述第二反相器的輸出端的第三反相器、以及連接在所述第三反相器的輸出端和所述第二反相器的輸入端之間的第三通過門，其中，所述第三通過門通過所述斷電控制信號(hào)進(jìn)行控制，以在斷電模式期間傳送數(shù)據(jù)，所述至少一個(gè)共享的器件是所述第二反相器。
全文摘要
主從保持觸發(fā)器包括主鎖存器，用于鎖存輸入數(shù)據(jù)信號(hào)并基于輸入時(shí)鐘信號(hào)輸出鎖存的主鎖存器數(shù)據(jù)信號(hào)；從鎖存器，與主鎖存器的輸出端相連，并用于基于輸入時(shí)鐘信號(hào)輸出鎖存的從鎖存器數(shù)據(jù)信號(hào)；以及保持鎖存器，嵌入主鎖存器和從鎖存器之一中，用于基于斷電控制信號(hào)在斷電模式下保存數(shù)據(jù)。
文檔編號(hào)H03K3/012GK102215033SQ20101052875
公開日2011年10月12日 申請(qǐng)日期2010年11月1日 優(yōu)先權(quán)日2010年4月12日
發(fā)明者李云漢, 李芷巖, 汲世安, 沈?qū)W聰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司