專利名稱：低漏電及數(shù)據(jù)保持電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及集成電路，更具體地涉及低漏電及數(shù)據(jù)保持電路。
背景技術(shù)：
大多數(shù)集成電路具有減少總功耗的設(shè)計目標。由集成電路消耗的總功率包括動態(tài) 功耗以及靜態(tài)(standby)漏電流消耗。設(shè)計集成電路時的難點在于，在保持集成電路性能 及成本目標的同時減少動態(tài)功率以及漏電功率。在互補型金屬氧化物半導(dǎo)體(CMOS)中，會發(fā)生各種類型的漏電，例如，PN結(jié)反向 偏置電流、亞閾值漏電(subthreshold leakage)、氧化物隧道電流、熱載流子注入造成的柵 電流、柵極引發(fā)的漏極漏電、以及溝道穿通電流(channel punchthrough current)。當為了 更高的性能而減小CMOS晶體管的閾值電壓時，CMOS電路的總功耗中漏電功率顯著。有兩種途徑減少CMOS電路的漏電功率。第一種途徑為工藝級別的技術(shù)，其控制晶 體管的摻雜分布。另一種途徑為電路級別的技術(shù)，其中不同的裝置端子(terminal)例如漏 極、源極、柵極以及襯底(body)的電壓得到控制。以下將討論一些電路級別的技術(shù)。一種電路級別的技術(shù)為堆疊晶體管，又稱作自反向偏置(self-reversebias)。當 一堆串聯(lián)連接的晶體管中一個以上的晶體管截止時，亞閾值漏電流減小。這種晶體管堆疊 的一個問題在于漏電流僅能減小三分之一。另一種電路級別的技術(shù)為多閾值電壓設(shè)計。同一芯片上設(shè)置高閾值晶體管和低閾 值晶體管來處理漏電問題。高閾值晶體管抑制亞閾值漏電流，低閾值晶體管用于獲得高性 能。多閾值設(shè)計的一個問題在于工藝復(fù)雜度和成本增加。另一種電路級別的技術(shù)為多襯底偏置(multiple body bias)，其中改變襯底電壓 (body voltage)來調(diào)整閾值電壓。如果對不同的NMOS晶體管施加不同的襯底偏置，則晶體 管不能共用同一個阱，這就要求采用三阱(triplewell)技術(shù)。其問題在于阱偏置占用了很 多的芯片面積，并且對于每一個單元(cell)都需要額外的電源。這種技術(shù)還增加了工藝復(fù) 雜度，并且對漏電的減少不是最佳。另一種減少漏電的技術(shù)為休眠晶體管(sle印transistor)。圖1示出現(xiàn)有技術(shù)的 包括休眠晶體管的電路。對于NMOS休眠晶體管，一個或多個NMOS晶體管添加至邏輯門，與 單元晶體管串聯(lián)連接至VSS。NMOS休眠晶體管用作開關(guān)，以導(dǎo)通及截止該邏輯門。圖1中，在正常的單元操作期間，休眠晶體管130導(dǎo)通(門限為VDD)。當單元空閑時，休眠晶體管 130截止(門限為VSS)以減少該單元的漏電流。休眠晶體管也可以是PMOS晶體管。休眠 晶體管的一個問題在于如果整個邏輯電路(logic)具有多個休眠晶體管，則該邏輯電路將 丟失它們的狀態(tài)信息。

發(fā)明內(nèi)容
本發(fā)明通過提供用于低漏電及數(shù)據(jù)保持電路的系統(tǒng)和方法來解決上述問題。一種 集成電路，包括第一電路和休眠晶體管電路。該第一電路接收輸入信號并處理所述輸入信 號。并且，該第一電路在具有低漏電的休眠狀態(tài)中保持數(shù)據(jù)。該休眠晶體管電路連接至該 第一電路并接收具有負電壓的休眠信號。當在第一電路中保持數(shù)據(jù)時，休眠電路基于休眠 信號減少處于休眠狀態(tài)的第一電路的功耗，以具有低漏電。在一些實施例中，休眠信號指示上電(power up)狀態(tài)，并且休眠晶體管基于該休 眠信號給第一電路上電。在一些實施例中，第一電路接收保持信號并基于該保持信號保持 數(shù)據(jù)。在一些實施例中，第一電路包括主鎖存器(master latch)電路以及從鎖存器(slave latch)電路，其在掉電狀態(tài)下保持數(shù)據(jù)。


圖1示出現(xiàn)有技術(shù)的包括休眠晶體管的電路；圖2示出本發(fā)明典型實施例的具有電源的集成電路；圖3示出本發(fā)明典型實施例的具有隔離門(isolation gate)和D觸發(fā)器(D flip-flop)的功率島管理器；圖4示出本發(fā)明典型實施例的功率島管理器；圖5示出本發(fā)明典型實施例的觸發(fā)器電路的D/Q部分；圖6示出本發(fā)明典型實施例的觸發(fā)器電路的CK部分；圖7A示出本發(fā)明典型實施例的用于OFF節(jié)點的休眠晶體管；圖7B示出本發(fā)明典型實施例的用于SB節(jié)點的休眠晶體管；圖7C示出本發(fā)明典型實施例的用于SB節(jié)點的中等阻抗晶體管；圖8A示出本發(fā)明典型實施例的用于主鎖存器中三態(tài)反相器(tristateinverter) 的電路；圖8B示出本發(fā)明典型實施例的用于從鎖存器中三態(tài)反相器的電路；圖9示出本發(fā)明典型實施例的HOLDB以及SLEEPB信號；圖10示出本發(fā)明典型實施例的低漏電及數(shù)據(jù)保持電路；圖11示出本發(fā)明典型實施例的從鎖存器電路；以及圖12示出本發(fā)明典型實施例的用于1/0基墊(pad)的電平移位器 (Ievelshifter)電路。
具體實施例方式如附圖所示，其中相同的附圖標記表示圖中相同或?qū)?yīng)的元件。以下詳細說明根 據(jù)本發(fā)明的系統(tǒng)和方法的典型實施例。然而，應(yīng)當理解的是，本發(fā)明可以以各種形式實施。因此，在此公開的具體說明并非解釋為限制性的，而是作為權(quán)利要求的基礎(chǔ)，并作為教導(dǎo)本 領(lǐng)域技術(shù)人員將本發(fā)明實際應(yīng)用于任何適當具體化的系統(tǒng)、結(jié)構(gòu)、方法、工藝或方式的代表 性基礎(chǔ)。功率島管理器-圖2至圖4在一些實施例中，集成電路可以描述為功率島。從而可以在功率島內(nèi)控制功耗。功 率島管理器向功率島提供控制信號以控制功率島的功耗。在一些實施例中，低漏電及數(shù)據(jù) 保持電路位于功率島內(nèi)。圖2示出本發(fā)明典型實施例的具有電源觀0的集成電路200。該集成電路200包 括中央處理器(CPU) 210，時鐘管理器212，功率島管理器220、222以及224，電源管理器 240，電平移位器/隔離門(LS/IS0)250、252以及254，邏輯電路(功率島2060，存儲器(功 率島0062，第三方知識產(chǎn)權(quán)(IP)(功率島1064，自適應(yīng)漏電控制器(ALC) 270，以及總線 280。功率島為集成電路的某一個部分、描繪、劃分或分割，其中在該部分、描繪、劃分或 分割內(nèi)控制功耗。在一些實施例中，功率島基于集成電路的位置因素進行描繪。在一些實 施例中，功率島基于集成電路200的功能性IP單元進行描繪。在圖2所示的實例中，功率 島通過存儲器沈2、邏輯電路沈0以及第三方IP 264進行描繪。功率島在未決的申請日為 2004年5月7日的美國專利申請No. 10/840, 893 “利用功率島管理集成電路的功率”中有 更詳細的討論，在此引入其內(nèi)容作為參考。功率島管理器220、222以及2M為某一個配置為向功率島提供控制信號以控制功 率島內(nèi)功率的電路、裝置或系統(tǒng)。功率島管理器220、222以及224能夠基于集成電路200 的需要和運行動態(tài)地改變功率島的功耗。功率島管理器220、222以及2M可以選擇時鐘、 改變時鐘頻率或者調(diào)整功率島內(nèi)的電壓以控制功率島的功耗。ALC 270提供控制信號以補償工藝和溫度的變化，從而提供施加于功率島內(nèi) 的休眠晶體管的最佳電壓。ALC 270在申請日為2004年11月17日的美國專利申請 No. 10/996，739 “用于最小化集成電路的靜態(tài)漏電的系統(tǒng)和方法”中有更詳細的說明。圖3示出本發(fā)明典型實施例的具有隔離門350和D觸發(fā)器360的功率島管理 器220。該功率島管理器220包括相互連接的數(shù)據(jù)保持狀態(tài)機(dataretention state machine) 330和休眠發(fā)生器；340。功率島管理器220通過ISO信號連接至隔離門350。該ISO信號也連接至其它隔 離門。數(shù)據(jù)保持狀態(tài)機330經(jīng)由DRB信號連接至D觸發(fā)器360的DRB輸入端。該數(shù)據(jù)保持 狀態(tài)機330還經(jīng)由ENC信號連接至與門362。時鐘島(CKI)信號連接至數(shù)據(jù)保持狀態(tài)機330 和與門362。休眠發(fā)生器340經(jīng)由SLPB信號連接至D觸發(fā)器360和與門362。與門362的 輸出端經(jīng)由CKA信號連接至D觸發(fā)器360的C輸入端。系統(tǒng)復(fù)位信號連接至功率島管理器 220的RESETB輸入端和D觸發(fā)器360的RB輸入端。該SLPB信號、DRB信號以及系統(tǒng)復(fù)位 信號連接至其它數(shù)據(jù)保持觸發(fā)器。圖4示出本發(fā)明典型實施例的功率島管理器220。該功率島管理器220包括與門 402，多路復(fù)用器(MUX) 404，D觸發(fā)器410，反相器412，與門414，D觸發(fā)器420，D觸發(fā)器430， 數(shù)據(jù)保持狀態(tài)機330，多路復(fù)用器432，多路復(fù)用器442，休眠發(fā)生器340以及緩沖器452。DIO接腳(pin)連接至D觸發(fā)器410的D輸入端。SIO接腳連接至D觸發(fā)器410的SI輸入端。CSB接腳和TOB接腳連接至與門402的輸入端。與門402的輸出端和SCKl 接腳連接至多路復(fù)用器404的輸入端。多路復(fù)用器404的輸出端連接至D觸發(fā)器410、D觸 發(fā)器420以及D觸發(fā)器430的C輸入端。D觸發(fā)器410的Q輸出端連接至DOO接腳，DOO接 腳連接至反相器412的輸入端和D觸發(fā)器420的SI輸入端。DIl接腳連接至D觸發(fā)器420 的D輸入端。D觸發(fā)器420的Q輸出端連接至DOl接腳，DOl接腳連接至與門414的輸入端 和D觸發(fā)器430的SI輸入端。與門414的輸出端連接至RSTB接腳。DI2接腳連接至D觸 發(fā)器430的D輸入端。D觸發(fā)器430的Q輸出端連接至D02接腳，D02接腳連接至DLY1/IS0 接腳。DLY1/IS0接腳連接至S01、多路復(fù)用器432的輸入端以及數(shù)據(jù)保持狀態(tài)機340。RESETB接腳連接至D觸發(fā)器430、D觸發(fā)器420以及D觸發(fā)器410的R輸入端。SE 接腳、RESETB接腳、CKI接腳以及SI2接腳連接至數(shù)據(jù)保持狀態(tài)機330。數(shù)據(jù)保持狀態(tài)機 330連接至多路復(fù)用器432的輸入端、S02接腳、DRB接腳、ENC接腳以及多路復(fù)用器442的 輸入端。多路復(fù)用器442的輸出端、VDDI接腳以及VU0:2]連接至休眠發(fā)生器340。休眠 發(fā)生器340連接至SLPB接腳。休眠發(fā)生器340經(jīng)由AW接腳連接至數(shù)據(jù)保持狀態(tài)機330， 并且休眠發(fā)生器340連接至緩沖器452的輸入端。緩沖器452的輸出端連接至D03接腳。 DRMODE接腳連接至多路復(fù)用器442。運行時，在一些實施例中功率島管理器220具有用于控制功率島的三位寄存器。 具有輸入DIO和輸出DOO的D
為功率島復(fù)位位，用于重新初始化功率島。該位結(jié)合 RESETB形成RSTB，用以在RESETB或D
有效時重新初始化功率島。具有輸入DIl和輸 出DOl的D[l]為休眠位。當D[l]位設(shè)為1時，功率島進入低漏電狀態(tài)。具有輸入DI2和 輸出D02的D[2]為DLYl/隔離(DLYl/Isolate)位。當DRMODE連接至(tied)低電平，則 當D [2]位設(shè)為1時，將在DRB有效和SLPB有效之間加入一個時鐘周期延遲。當DRMODE連 接至高電平，則當D[2]位設(shè)為1時，將啟動功率島的隔離。例如D03的D[3]為喚醒位。當 SLPB為高電平時，該D[3]位變?yōu)楦唠娖?。可以通過軟件利用這一點來確定何時功率島脫離 休眠狀態(tài)。功率島管理器220有兩種運行模式一種支持具有數(shù)據(jù)保持觸發(fā)器的功率島，而 另一種不支持。當DRMODE接腳連接至高電平，通過向D[l]寫入1將功率島置于休眠狀態(tài)。 數(shù)據(jù)保持狀態(tài)機330進行計時。當休眠位寫為1時隔離(ISO)信號變?yōu)橛行?，并且使能時鐘 (ENC)和數(shù)據(jù)保持(DRB)在與功率島時鐘(CKI)同步后將變?yōu)榈碗娖?。一個或兩個時鐘周 期后，休眠信號(SLPB)變?yōu)榈碗娖?。為了脫離休眠模式，向D[l]寫入0。在一些實施例中， 功率島中的所有時鐘緩沖器可置為休眠狀態(tài)，以進一步最小化漏電。當D03為高電平時，可 以通過讀取由軟件確定何時功率島已脫離休眠狀態(tài)。典型地，系統(tǒng)復(fù)位在初始系統(tǒng)上電之后應(yīng)用一次。在一些實施例中，系統(tǒng)復(fù)位到達 所有的數(shù)據(jù)保持觸發(fā)器。系統(tǒng)復(fù)位信號和DIO條信號(bar)結(jié)合于邏輯與門(RSTB輸出) 中，以向非數(shù)據(jù)保持觸發(fā)器提供初始化。為了產(chǎn)生功率島復(fù)位，D
設(shè)為1后通過軟件清零。當DRMODE連接至低電平，功率島管理器220也能向沒有數(shù)據(jù)保持觸發(fā)器的功率島 提供控制信號。功率島管理器220可具有硬件驅(qū)動方法和軟件驅(qū)動方法，以與沒有數(shù)據(jù)保 持觸發(fā)器的功率島接口連接。軟件序列具有以下序列Write 04 / 啟動隔離
Write 06 /啟動休眠，保持隔離 /脫離休眠Write 05 /關(guān)斷休眠信號，復(fù)位功率島，保持隔離 /等待休眠信號變?yōu)楦唠娖絉ead /測試D03 = 1 ；休眠信號為高電平Write 00/關(guān)斷隔離，正常運行硬件驅(qū)動方法使用時鐘來設(shè)定狀態(tài)機的序列。軟件進行的僅有動作是向休眠位 (DIl)寫入1以進入休眠狀態(tài)以及向休眠位寫入0以脫離休眠狀態(tài)。當D03為高電平時，可 以通過讀取由軟件確定何時功率島已脫離休眠狀態(tài)。在一些實施例中，功率島管理器220包含兩個掃描鏈(scan chain)，因為一些 觸發(fā)器在脈沖正沿計時(clocked on the positive)，而另一些觸發(fā)器在脈沖負沿計時 (clocked on the negative)。掃描鏈使能接腳將掃描鏈1 (SIl為輸入，SOl為輸出)、寄存 器上的時鐘切換為CKS1。掃描鏈2(SI2為輸入，S02為輸出)連接至數(shù)據(jù)保持狀態(tài)機330 的觸發(fā)器，所述觸發(fā)器在CKI的負沿計時。對每一個時鐘域提供單獨的掃描輸出。在一些實施例中，SLPB網(wǎng)(net)使用P型天線二極管。由于SLPB網(wǎng)可以變?yōu)樨?電壓，所以N型天線二極管可導(dǎo)致額外的對地漏電。該漏電可導(dǎo)致SLPB不能變?yōu)樨撾妷海?從而不能適當?shù)毓ぷ?。CSB接腳為芯片選擇接腳。WEB接腳為寫入使能接腳。VL[2:0]為通 過ALC 270(圖2)設(shè)定的漏電控制電壓值。VDDI為來自功率島的VDD。低漏電及數(shù)據(jù)保持電路-圖5、圖6、圖7A-C、圖8A-8B以及圖9_12圖5、圖6、圖7A-C以及圖8A-8B公開了低漏電數(shù)據(jù)保持電路的一個實施例。該實 施例中，在休眠模式下，觸發(fā)器的不需要數(shù)據(jù)保持的電路部分通過休眠晶體管接地。休眠晶 體管的柵極連接至能夠被驅(qū)動為負電壓(例如-0. 3V)的休眠信號。這樣，消除(減少)了該 觸發(fā)器的這些電路部分的漏電。未處于休眠狀態(tài)時，休眠晶體管的柵電壓值(gate value) 等于或大于VDD電源，從而有效地使電路接地。需要數(shù)據(jù)保持的電路部分通過兩個晶體管接地。一個晶體管當未處于休眠模式時 用以有效地使上述電路接地，就像上述休眠晶體管一樣。另一個晶體管為PMOS器件，其柵 極接地，并提供中等對地阻抗。該晶體管上的電壓降用于通過增加NMOS晶體管的源極偏置 來減少漏電，并同時減少該電路上的電壓。該實施例中，在休眠狀態(tài)中保持數(shù)據(jù)，并以因子 22來減少漏電。圖5示出本發(fā)明典型實施例的觸發(fā)器電路的D/Q部分500。該觸發(fā)器電路的D/ Q部分500包括反相器502，M3PM0S晶體管504，M4NM0S晶體管506，主鎖存器電路510， Ml 1PM0S晶體管522，M12NM0S晶體管524，M13NM0S晶體管526，從鎖存器電路530，以及反 相器540。D信號輸入端為反相器502的輸入端，反相器502包括晶體管Ml和M2。反相器 502的源極連接至節(jié)點0FF，如以下圖7A所示。反相器502的輸出端連接至M3PM0S晶體管 504和M4NM0S晶體管506。M3PM0S晶體管504的柵極連接至CLK信號輸入端。M4NM0S晶 體管506的柵極連接至CLKB信號輸入端。主鎖存器電路510包括反相器512和反相器514。反相器514和反相器512形成 反饋回路，其中反相器512的輸出端連接至反相器514的輸入端，而反相器514的輸出端連接至反相器512的輸入端。反相器512對應(yīng)于晶體管M5和M6。反相器514對應(yīng)于晶體管 M7至M10。反相器512的輸入端連接至節(jié)點A，如以下圖8A所示。反相器512的源極也連 接至節(jié)點OFF，如以下圖7A所示。反相器512的輸出端連接至節(jié)點B，如以下圖8A所示。反 相器514的源極連接至節(jié)點OFF，如以下圖7A所示。反相器514的PMOS柵極連接至CLKB 信號輸入端。反相器514的NMOS柵極連接至CLK信號輸入端。Ml 1PM0S晶體管522與串聯(lián)的M12NM0S晶體管5 及M13NM0S晶體管5 并聯(lián)。 Ml 1PM0S晶體管522的柵極連接至CLKB信號輸入端。M12NM0S晶體管524的柵極連接至 HOLDB信號輸入端。M13NM0S晶體管526的柵極連接至CLK信號輸入端。從鎖存器電路530包括反相器532和反相器534。反相器534和反相器532形成 反饋回路，其中反相器532的輸出端連接至反相器534的輸入端，而反相器534的輸出端連 接至反相器532的輸入端。反相器532對應(yīng)于晶體管M14和M15。反相器534對應(yīng)于晶體 管M18至M21以及M31。反相器532的輸入端連接至節(jié)點C，如以下圖8B所示。反相器532 的源極還連接至節(jié)點SB，如以下圖7B至圖7C所示。反相器532的輸出端連接至節(jié)點D，如 以下圖8B所示。反相器534的源極連接至節(jié)點SB，如以下圖7B至圖7C所示。反相器534 的PMOS柵極連接至HOLDB以及CLK信號輸入端。反相器534的NMOS柵極連接至CLKB信 號輸入端。反相器532的輸出端連接至反相器MO的輸入端。反相器540對應(yīng)于晶體管M16 和M17。反相器MO的源極也連接至節(jié)點OFF，如以下圖7A所示。反相器MO的輸出端為Q信號輸出端。圖6示出本發(fā)明典型實施例的觸發(fā)器電路的CK部分600。該觸發(fā)器電路的CK部 分600包括反相器602，M24PM0S晶體管604，M25PM0S晶體管606，M26NM0S晶體管608， M32NM0S晶體管610，以及M27PM0S晶體管612。CK信號輸入端為反相器602的輸入端，反相器602包括晶體管M22和M23。反相 器602的源極連接至節(jié)點OFF，如以下圖7A所示。反相器602的輸出端連接至M24PM0S晶 體管604的漏極和節(jié)點CLKB。MMPMOS晶體管604的柵極連接至HOLDB信號輸入端。反相 器602的輸出端還連接至M25PM0S晶體管606以及iC6NM0S晶體管608。M25PM0S晶體管 606、M26NM0S晶體管608以及M32NM0S晶體管610串聯(lián)連接。M32NM0S晶體管610的柵極 連接至HOLDB信號輸入端。CLK信號輸出端連接至M25PM0S晶體管606的漏極、iC6NM0S晶體管608的漏極以 及M27PM0S晶體管612的漏極。M27PM0S晶體管612的柵極連接至HOLDB信號輸入端。圖7A示出本發(fā)明典型實施例的用于OFF節(jié)點的休眠晶體管702。休眠晶體管702 為對應(yīng)于晶體管M28的NMOS晶體管。休眠晶體管702的漏極連接至OFF節(jié)點。休眠晶體 管702的柵極連接至SLEEPB信號輸入端。休眠晶體管702的源極接地。在一些實施例中， OFF節(jié)點可以分為兩個或更多個節(jié)點，每一個節(jié)點都具有自己的NMOS休眠晶體管。圖7B示出本發(fā)明典型實施例的用于SB節(jié)點的休眠晶體管704。休眠晶體管704 為對應(yīng)于晶體管M29的NMOS晶體管。休眠晶體管704的漏極連接至SB節(jié)點。休眠晶體管 704的柵極連接至SLEEPB信號輸入端。休眠晶體管704的源極接地。圖7C示出本發(fā)明典型實施例的用于SB節(jié)點的休眠晶體管706。休眠晶體管706 為對應(yīng)于晶體管M30的PMOS晶體管。休眠晶體管706的源極連接至SB節(jié)點。休眠晶體管706的柵極和漏極接地。圖8A示出本發(fā)明典型實施例的用于主鎖存器中的三態(tài)反相器的電路800。用于 主鎖存器的電路800包括串聯(lián)連接在一起的PMOS晶體管802、PMOS晶體管804、NMOS晶體 管806以及NMOS晶體管808。PMOS晶體管802和NMOS晶體管808的柵極連接至節(jié)點B。 PMOS晶體管804的柵極連接至CLKB信號輸入端。NMOS晶體管806的柵極連接至CLK信號 輸入端。PMOS晶體管804和NMOS晶體管806的漏極連接至節(jié)點A。NMOS晶體管808的源 極連接至節(jié)點OFF。圖8B示出本發(fā)明典型實施例的用于從鎖存器中的三態(tài)反相器的電路810。用于從 鎖存器的電路810包括PM0S晶體管812，PMOS晶體管814，PMOS晶體管816，NMOS晶體管 818，以及NMOS晶體管820。PMOS晶體管812連接至相互并聯(lián)的PMOS晶體管814及PMOS 晶體管816。PMOS晶體管814及PMOS晶體管816連接至NMOS晶體管818，NMOS晶體管818 還連接至NMOS晶體管820。PMOS晶體管812和NMOS晶體管820的柵極連接至節(jié)點D。PMOS晶體管814的柵 極連接至HOLDB信號輸入端。PMOS晶體管816的柵極連接至CLK信號輸入端。NMOS晶體 管818的柵極連接至CLKB信號輸入端。PMOS晶體管814、PM0S晶體管816以及NMOS晶體 管806的漏極連接至節(jié)點C。NMOS晶體管820的源極連接至節(jié)點SB。圖9示出本發(fā)明典型實施例的HOLDB以及SLEEPB信號。運行以CK變?yōu)榱汩_始。這導(dǎo)致CLKB等于VDD，并且CLK等于零，從而將從鎖存器電 路530與主鎖存器電路510隔離。HOLDB信號變?yōu)榱阋员３謴逆i存器的狀態(tài)。然后SLEEPB 信號變?yōu)?0. 3V。這樣關(guān)閉了圖7A中的晶體管M28，從而使除了從鎖存器電路530之外的 所有電路停止漏電。未處于休眠模式時，晶體管提供對地的低阻抗通路。從鎖存器電路530通過晶體管IC9和M30接地，晶體管IC9和M30分別在圖7B和 圖7C中示出。晶體管M29的一個用途是當未處于休眠模式時提供對地的低阻抗通路。晶體管M30的一個用途是當晶體管似9截止或者處于休眠模式時，提供對地的默 認中等阻抗通路。從鎖存器電路530中的漏電在通過晶體管M30時，導(dǎo)致節(jié)點SB電壓上升。 這樣向從動NMOS晶體管提供了源極偏置，減少了通過它們的漏電，也將從動側(cè)上的電壓減 少到VDD-SB，從而進一步減少了漏電。在漏電不能增加的地方達到平衡?；旧?，漏電用于 限制其自身。此實施例使用選通(gated) VDD的方案，因為該電路上的電壓減少至VDD-SB。因為 源極偏置SB僅針對NMOS晶體管，所以此實施例將選通VDD與調(diào)制背柵極偏置方法結(jié)合起 來。不需要切換較低的VDD及驅(qū)動阱即可完成。這樣，可以使用簡單的處理。另外，此實施 例以如下方式有利地使用了中等阻抗晶體管，即使漏電通過達到平衡來限制其自身。圖10和圖11示出低漏電數(shù)據(jù)保持電路的另一實施例。此實施例中，在休眠狀態(tài) 下，不需要數(shù)據(jù)保持的電路通過休眠晶體管接地。與通過SLEEPB信號選通的晶體管連接的 邏輯電路被關(guān)斷，并得到最小漏電。該過程通過驅(qū)動SLEEPB信號比VSS低0. 3-0. 4V而完 成。當觸發(fā)器的其余部分脫離休眠狀態(tài)時，HOLDB信號抑制從鎖存器電路狀態(tài)的改變。觸發(fā) 器中仍然耗能的唯一部分為從鎖存器電路。從鎖存器電路結(jié)合了幾種技術(shù)以最小化漏電。圖10示出本發(fā)明典型實施例的低漏電及數(shù)據(jù)保持電路1000。該電路1000包括 反相器1002，主鎖存器電路1010，從鎖存器電路1020，反相器1032，反相器1034，休眠晶體管1042、1044、1046以及1048，反相器1052，以及反相器1054oD輸入端為反相器1002的輸入端。主鎖存器電路1010包括傳輸門1012，反相 器1014，傳輸門1016，以及反相器1018。反相器1002的輸出端連接至傳輸門1012的左接 點(contact)。傳輸門1012的右接點連接至反相器1014的輸入端以及傳輸門1016的左接 點。反相器1014的輸出端連接至從鎖存器電路1020的D輸入端以及反相器1018的輸入 端。反相器1018的輸出端連接至從鎖存器電路1020的DB輸入端以及傳輸門1016的右接 點οSLEEPB信號輸入端連接至SLl休眠晶體管1042、SL2休眠晶體管1044、SL3休眠 晶體管1046、SL4休眠晶體管1048的柵極以及從鎖存器電路1020的SLEEPB輸入端。SLl 休眠晶體管1042連接至反相器1002并接地。SL2休眠晶體管1044連接至反相器1052、反 相器IOM并接地。SL3休眠晶體管1046連接至反相器1014、反相器1018并接地。SL4休 眠晶體管1048連接至反相器1032、反相器1034并接地。在一些實施例中，SLl休眠晶體管 1042、SL2休眠晶體管1044、SL3休眠晶體管1046以及SL4休眠晶體管1048中的每一個都 能分為兩個或更多節(jié)點，每一個節(jié)點都具有自己的NMOS休眠晶體管。CK信號為反相器1052的輸入。反相器1052的輸出端連接至傳輸門1012、傳輸門 1016以及反相器IOM的輸入端。反相器IOM的輸出端連接至傳輸門1012、傳輸門1016以 及從鎖存器電路1020的CLK輸入端。HOLDB信號輸入端連接至從鎖存器電路1020的HOLDB 輸入端。從鎖存器電路1020的輸出端連接至反相器1032的輸入端。反相器1032的輸出 端連接至反相器1034的輸入端。反相器1034的輸出為Q信號。圖11示出本發(fā)明典型實施例的從鎖存器電路1020。從鎖存器電路1020包括D1 晶體管1102，D2晶體管1104，DH晶體管1106，DSL休眠晶體管1108，堆疊晶體管1110，堆疊 晶體管1120，DlB晶體管1132，D2B晶體管1134，DHB晶體管1136，以及休眠晶體管1138。Dl晶體管1102、D2晶體管1104、DH晶體管1106以及DSL休眠晶體管1108相互 串聯(lián)連接，其中休眠晶體管1108接地。Dl晶體管1102的柵極連接至CLK信號輸入端。D2 晶體管1104的柵極連接至D信號輸入端。DH晶體管1106的柵極連接至HOLDB信號輸入 端。休眠晶體管1108的柵極連接至SLEEPB信號輸入端。堆疊晶體管1110包括P1晶體管1112，PO晶體管1114，Nl晶體管1116，以及NO 晶體管1118。Pl晶體管1112、P0晶體管1114、附晶體管1116以及NO晶體管1118相互串 聯(lián)連接，其中NO晶體管1118接地。Pl晶體管1112、PO晶體管1114、Nl晶體管1116以及 NO晶體管1118的柵極連接至LAT信號輸入端。POB晶體管IlM以及NlB晶體管11 的 漏極連接至LAT信號輸入端。堆疊晶體管1120包括P1B晶體管1122，POB晶體管IlM，NlB晶體管1126，以及 NOB晶體管1128。PlB晶體管1122、P0B晶體管11M、N1B晶體管11 以及NOB晶體管11 相互串聯(lián)連接，其中NOB晶體管11 接地。PlB晶體管1122、P0B晶體管11M、N1B晶體管 1126以及NOB晶體管11 的柵極連接至LATB信號輸入端。PO晶體管1114以及附晶體 管1116的漏極連接至LATB信號輸入端。運行時，與通過SLEEPB信號選通的晶體管連接的邏輯電路被關(guān)斷，并得到最小漏 電。該過程通過驅(qū)動SLEEPB信號比VSS低0.3-0. 4V而完成。當觸發(fā)器的其余部分脫離休 眠狀態(tài)時，HOLDB信號抑制從鎖存器電路1020狀態(tài)的改變。觸發(fā)器中仍然耗能的唯一部分為從鎖存器電路1020。從鎖存器電路1020結(jié)合了幾種技術(shù)以最小化漏電。狀態(tài)保持(與 CLK堆疊)所非必需的晶體管包括用于關(guān)斷漏電的休眠晶體管(通過SLEEPB信號選通)。堆疊晶體管1110和堆疊晶體管1120中的8個晶體管使用兩種技術(shù)減少漏電。使 用的第一種技術(shù)為晶體管堆疊，又稱作自反向偏置。NO晶體管1118和m晶體管1116即使 在柵極為OV時也會有一些小的漏電。因此，VNm將為正電壓。這導(dǎo)致VGS(m)和VBS(m) 為負，并且VDS(m)下降。因此，NO晶體管1118和m晶體管1116中的漏電流減少。同樣 的效應(yīng)也發(fā)生在NOB晶體管1128、NlB晶體管1126、PO晶體管1114、Pl晶體管1112、POB 晶體管IlM以及PlB晶體管1122上。第二種技術(shù)稱作多閾值晶體管。MOS晶體管增加的溝道長度增加了器件的閾值，而 工藝復(fù)雜度沒有任何變化。NO晶體管1118、Nl晶體管1116、NOB晶體管11 以及WB晶 體管11 的溝道長度增加，從而提升了 VTH并減少了漏電流。此實施例對于當前的標準單元D觸發(fā)器以25為因數(shù)來減少漏電。I/O 基墊-圖 12在一些實施例中，可編程的通用輸入輸出(I/O)基墊單元(padcell)包括內(nèi)置的 電平移位器以及與芯片中心邏輯電路接口連接的隔離電路(isolation)。在這些實施例中， 可以控制電平移位器來保持數(shù)據(jù)。圖12示出本發(fā)明典型實施例的用于I/O基墊的電平移位器電路1200。電路1200 包括:MP2晶體管1202，MP3晶體管1204，M3晶體管1206，M4晶體管1208，Ml晶體管1210， MO晶體管1212，M5晶體管1214，M2晶體管1216，以及反相器1218。電路1200用于鎖存電平移位器。M3晶體管1206和M4晶體管1208為“同質(zhì) (native) ”的共源共柵放大器(cascode)器件。M3晶體管1206和M4晶體管1208還被公 知為耗盡型晶體管。M3晶體管1206和M4晶體管1208用于使薄柵極器件能夠應(yīng)用于輸入 級(stage)。這樣就允許VDD與V3I0之間具有大電壓比率。MO晶體管1212和Ml晶體管 1210為輸出鎖存器件，其在IN和INB都為零時允許電平移位器保持狀態(tài)。這樣，IN和INB 控制數(shù)據(jù)保持。在一些實施例中，M3晶體管1206和M4晶體管1208的柵極連接至與共源共柵放 大器電壓相連的其它晶體管。以下為電路1200的真值表ININBOUT00保持最后狀態(tài)01010111無效 對任何信號都有相對于SLPB的建立時間(setup time)要求。如果電平移位器與16輸出級中內(nèi)置的SRAM單元一起使用，則兩個輸入在輸出鎖存器跳至新狀態(tài)后的任何時間 都可以去除。電平移位器的兩個1.2V輸入都不能達到VDD。這可以通過引入反相器來防 止。如果反相器和電平移位器都有SLPB晶體管，那么若SLPB以VDD高電平變?yōu)閂SS，則可 能會產(chǎn)生時序競爭。在這種情況下，應(yīng)該在反相器的輸出漂移到VDD前關(guān)斷電平移位器。在 一些實施例中，M5晶體管1214和M2晶體管1216可配置為能經(jīng)受更高電壓。在一些實施例中，M5晶體管1214和M2晶體管1216的源極可連接至共用的SLEEPB 晶體管，以進一步減少漏電。在一實施例中，SLEEPB晶體管的溝道寬度(width)是4微米， 長度是13微米。包含此共用的SLEEPB晶體管的電路1200的真值表如下
權(quán)利要求
1.一種數(shù)據(jù)保持電路裝置，該裝置包括輸入/輸出基墊單元，包括具有輸入端和輸出端的電平移位器電路； 輸出鎖存電路，包括至少兩個連接至該電平移位器電路的輸出端的晶體管，并配置為 基于所述輸入端的狀態(tài)來保持該電平移位器電路的狀態(tài)；以及漏電優(yōu)化電路，配置為與該輸出鎖存電路的狀態(tài)保持相協(xié)同地降低漏電功率。
2.如權(quán)利要求1所述的裝置，其中該輸入/輸出基墊單元配置為與芯片中心邏輯電路 接口連接。
3.如權(quán)利要求1所述的裝置，其中所述電平移位器電路輸入端配置為將薄柵極器件容 納于輸入級中。
4.如權(quán)利要求1所述的裝置，其中所述電平移位器電路輸入端包括至少兩個耗盡型晶體管。
5.如權(quán)利要求4所述的裝置，其中所述至少兩個耗盡型晶體管配置為允許電壓比率增大。
6.一種用于控制集成電路內(nèi)功耗的系統(tǒng)，該系統(tǒng)包括 包括第一電路的功率島，該第一電路配置為 接收輸入信號；接收保持信號； 處理所述輸入信號；在具有低漏電的休眠狀態(tài)中保持數(shù)據(jù)；以及 基于該保持信號保持該數(shù)據(jù)；休眠晶體管，連接至該第一電路，該休眠晶體管配置為 接收負電壓休眠信號；以及減少該休眠狀態(tài)中該第一電路的功耗，其中該第一電路基于該休眠信號而具有低漏 電，同時保持該數(shù)據(jù)。
7.如權(quán)利要求6所述的系統(tǒng)，還包括連接至該功率島的功率島管理器，該功率島與該 集成電路的一描繪的分割相關(guān)聯(lián)。
8.如權(quán)利要求7所述的系統(tǒng)，其中該功率島管理器配置為調(diào)整該功率島內(nèi)的電壓，以 控制該功率島的功耗。
9.如權(quán)利要求7所述的系統(tǒng)，其中該第一電路還配置為響應(yīng)接收自該功率島管理器的 控制信號來解除該休眠狀態(tài)。
10.如權(quán)利要求9所述的系統(tǒng)，其中該功率島管理器還包括寄存器和數(shù)據(jù)保持狀態(tài)機， 該數(shù)據(jù)保持狀態(tài)機配置為對寫入至該寄存器計時，其中寫入至該寄存器控制該功率島的休 眠模式。
11.如權(quán)利要求10所述的系統(tǒng)，其中由該數(shù)據(jù)保持狀態(tài)機將時鐘信號序列的頻率寫入至該寄存器。
12.—種集成電路中的存儲單元，該集成電路具有功率管理器、Vdd正電源端和Vss接 地電源端，所述兩個電源端與該存儲單元電連通，該存儲單元包括休眠晶體管，串聯(lián)地各自電連接到所述電源端之一，所述休眠晶體管適于在掉電模式 下由該功率管理器關(guān)斷；以及源極跟隨器晶體管，在該存儲單元的在所述掉電模式下保持二進制數(shù)據(jù)的部分中與所 述休眠晶體管并聯(lián)；由此，所述存儲單元存儲所述二進制數(shù)據(jù)。
13.如權(quán)利要求12所述的存儲單元，其中所述電源端之一是Vss接地端，并且所述休眠 晶體管是η溝道晶體管。
14.如權(quán)利要求13所述的存儲單元，其中所述源極跟隨器晶體管是ρ溝道晶體管，其柵 極連接到Vss。
15.如權(quán)利要求13所述的存儲單元，其中在所述掉電模式之外的另一模式下，所述休 眠晶體管適于從該功率管理器接收Vdd的電壓。
16.如權(quán)利要求13所述的存儲單元，其中在所述掉電模式下，所述休眠晶體管適于從 該功率管理器接收低于Vss的電壓。
17.如權(quán)利要求13所述的存儲單元，其中在所述掉電模式之外的另一模式下，所述休 眠晶體管適于從該功率管理器接收大于Vdd的電壓。
18.如權(quán)利要求12所述的存儲單元，其中該存儲單元是觸發(fā)器，并且其中所述觸發(fā)器 的在所述掉電模式下保持所述二進制數(shù)據(jù)的部分包括所述觸發(fā)器的從鎖存部分。
19.一種集成電路中的存儲單元，該集成電路具有功率管理器、Vdd正電源端和Vss接 地電源端，所述兩個電源端與該存儲單元電連通，該存儲單元包括堆疊晶體管，位于該存儲單元的在掉電模式下保持二進制數(shù)據(jù)的部分中；該存儲單元的其余部分中的休眠晶體管，串聯(lián)地各自電連接到所述電源端之一，所述 其余部分是非保持部分，并且所述休眠晶體管適于在掉電模式下由該功率管理器關(guān)斷；以 及由此，所述存儲單元存儲所述二進制數(shù)據(jù)。
20.如權(quán)利要求19所述的存儲單元，其中所述電源端之一是Vss接地端，并且所述休眠 晶體管是η溝道晶體管。
21.如權(quán)利要求20所述的存儲單元，其中在所述掉電模式之外的另一模式下，所述休 眠晶體管適于從該功率管理器接收Vdd的電壓。
22.如權(quán)利要求20所述的存儲單元，其中在所述掉電模式下，所述休眠晶體管適于從 該功率管理器接收低于Vss的電壓。
23.如權(quán)利要求20所述的存儲單元，其中在所述掉電模式之外的另一模式下，所述休 眠晶體管適于從該功率管理器接收大于Vdd的電壓。
24.如權(quán)利要求19所述的存儲單元，其中所述堆疊晶體管是η溝道堆疊晶體管。
25.如權(quán)利要求19所述的存儲單元，其中所述堆疊晶體管是ρ溝道堆疊晶體管。
26.如權(quán)利要求19所述的存儲單元，其中該存儲單元是觸發(fā)器，并且其中所述觸發(fā)器 的在所述掉電模式下保持所述二進制數(shù)據(jù)的部分包括所述觸發(fā)器的從鎖存部分。
27.一種集成電路，包括多個端，包括共用接地端，以及第一電源端和第二電源端；電平移位器，配置為將二進制數(shù)據(jù)從由所述第一電源端和所述共用接地端限定的電壓 電平轉(zhuǎn)換為由所述第二電源端和所述共用接地端限定的電壓電平，所述電平移位器在所述 共用接地端與輸出端之間具有休眠晶體管、輸入晶體管、和交聯(lián)輸出鎖存器件，所述休眠晶體管串聯(lián)地電連接至所述共用接地端，并且所述輸入晶體管通過由所述第一電源端和所述 共用接地端限定的電壓電平的輸入來驅(qū)動；以及功率管理電路，配置為利用所述休眠晶體管來控制所述電平移位器消耗的功率。
28.如權(quán)利要求27所述的集成電路，其中所述第二電源端比所述第一電源端提供更高 的電壓。
29.如權(quán)利要求27所述的集成電路，其中所述電平移位器內(nèi)置于輸入/輸出基墊單元 中，該輸入/輸出基墊單元配置為與芯片中心邏輯電路接口連接。
30.如權(quán)利要求27所述的集成電路，其中所述休眠晶體管使能掉電模式。
31.如權(quán)利要求30所述的集成電路，其中所述休眠晶體管是連接至所述共用接地端的 η溝道晶體管。
32.如權(quán)利要求31所述的集成電路，其中當不在所述掉電模式下時，所述功率管理電 路將來自所述第一電源端的電壓施加到所述休眠晶體管。
33.如權(quán)利要求31所述的集成電路，其中在所述掉電模式下，所述功率管理電路將低 于所述共用接地端的電壓電平的電壓施加到所述休眠晶體管。
34.如權(quán)利要求30所述的集成電路，其中所述電平移位器在所述掉電模式下保持數(shù)據(jù)。
35.如權(quán)利要求27所述的集成電路，其中所述電平移位器鎖存電平移位的數(shù)據(jù)。
36.一種運行集成電路的方法，該方法包括以下步驟 提供第一電源端和第二電源端；利用電平移位器將二進制數(shù)據(jù)從由所述第一電源端和共用接地端限定的電壓電平轉(zhuǎn) 換為由所述第二電源端和所述共用接地端限定的電壓電平；利用由所述第一電源端和所述共用接地端限定的電壓電平來驅(qū)動電平移位器輸入晶 體管；以及在掉電模式下，利用休眠晶體管來控制所述電平移位器消耗的功率，同時所述電平移 位器保持數(shù)據(jù)。
37.如權(quán)利要求36所述的方法，其中所述第二電源端比所述第一電源端提供更高的電壓。
38.如權(quán)利要求36所述的方法，還包括防止所述電平移位器的多個輸入同時達到所 述第一電源端的電壓電平。
39.如權(quán)利要求36所述的方法，還包括鎖存電平移位的數(shù)據(jù)。
40.如權(quán)利要求36所述的方法，其中控制所述電平移位器消耗的功率包括使能掉電模式。
41.如權(quán)利要求40所述的方法，還包括當不在所述掉電模式下時，將來自所述第一電 源端的電壓施加到所述休眠晶體管。
42.如權(quán)利要求40所述的方法，還包括在所述掉電模式下，利用所述電平移位器來保 持數(shù)據(jù)。
43.一種集成電路，包括多個端，包括共用接地端，以及第一電源端和第二電源端；電平移位器，內(nèi)置于輸入/輸出基墊單元中，該輸入/輸出基墊單元配置為與芯片中心邏輯電路接口連接，所述電平移位器配置為將二進制數(shù)據(jù)從由所述第一電源端和所述共用 接地端限定的電壓電平轉(zhuǎn)換為由所述第二電源端和所述共用接地端限定的電壓電平，所述 電平移位器具有休眠晶體管和輸入晶體管，所述休眠晶體管串聯(lián)地電連接至所述共用接地 端，并且所述輸入晶體管通過由所述第一電源端和所述共用接地端限定的電壓電平的輸入 來驅(qū)動；以及功率管理電路，配置為利用所述休眠晶體管來控制所述電平移位器消耗的功率。
44.如權(quán)利要求43所述的集成電路，其中所述第二電源端比所述第一電源端提供更高 的電壓。
45.如權(quán)利要求43所述的集成電路，其中所述休眠晶體管使能掉電模式。
46.如權(quán)利要求43所述的集成電路，其中所述電平移位器鎖存電平移位的數(shù)據(jù)。
47.如權(quán)利要求43所述的集成電路，其中所述電平移位器輸入晶體管是薄柵極晶體管。
48.一種集成電路，包括多個端，包括共用接地端，以及第一電源端和第二電源端；電平移位器，配置為將從由所述第一電源端和所述共用接地端限定的電壓電平移位至 由所述第二電源端和所述共用接地端限定的電壓電平的數(shù)據(jù)鎖存，所述電平移位器具有休 眠晶體管和輸入晶體管，所述休眠晶體管串聯(lián)地電連接至所述共用接地端，并且所述輸入 晶體管通過由所述第一電源端和所述共用接地端限定的電壓電平的輸入來驅(qū)動；以及 功率管理電路，配置為利用所述休眠晶體管來控制所述電平移位器消耗的功率。
49.如權(quán)利要求48所述的集成電路，其中所述第二電源端比所述第一電源端提供更高 的電壓。
50.如權(quán)利要求48所述的集成電路，其中所述電平移位器內(nèi)置于輸入/輸出基墊單元 中，該輸入/輸出基墊單元配置為與芯片中心邏輯電路接口連接。
51.如權(quán)利要求48所述的集成電路，其中所述休眠晶體管使能掉電模式。
52.如權(quán)利要求51所述的集成電路，其中所述電平移位器在所述掉電模式下保持數(shù)據(jù)。
53.一種運行集成電路的方法，該方法包括以下步驟 提供第一電源端和第二電源端；利用電平移位器將二進制數(shù)據(jù)從由所述第一電源端和共用接地端限定的電壓電平轉(zhuǎn) 換為由所述第二電源端和所述共用接地端限定的電壓電平；利用由所述第一電源端和所述共用接地端限定的電壓電平來驅(qū)動電平移位器輸入晶 體管；防止所述電平移位器的多個輸入同時達到所述第一電源端的電壓電平；以及 利用休眠晶體管來控制所述電平移位器消耗的功率。
54.如權(quán)利要求53所述的方法，其中所述第二電源端比所述第一電源端提供更高的電壓。
55.如權(quán)利要求53所述的方法，還包括鎖存電平移位的數(shù)據(jù)。
56.如權(quán)利要求53所述的方法，其中控制所述電平移位器消耗的功率包括使能掉電模式。
57.如權(quán)利要求56所述的方法，還包括當不在所述掉電模式下時，將來自所述第一電 源端的電壓施加到所述休眠晶體管。
58.一種集成電路，包括兩個電源端，用于向該集成電路供電，所述電源端包括Vdd正電源端和Vss接地端，共 同限定了邏輯電平的范圍；多個單元，與電連接到所述電源端之一的休眠晶體管串聯(lián)，每個所述單元為邏輯門或 者存儲單元；發(fā)生器電路，配置為產(chǎn)生所述邏輯電平的范圍之外的可變電壓；以及附加電路，配置為在掉電模式下將所述可變電壓施加到所述休眠晶體管。
59.如權(quán)利要求58所述的集成電路，其中所述電源端之一是Vss接地端，所述邏輯電平 的范圍之外的可變電壓是低于Vss的電壓，并且所述休眠晶體管是η溝道晶體管。
60.如權(quán)利要求58所述的集成電路，其中所述電源端之一是Vdd電源端，所述可變電壓 是高于Vdd的電壓，并且所述休眠晶體管是ρ溝道晶體管。
61.如權(quán)利要求58所述的集成電路，其中所述單元包括反相器和觸發(fā)器中的至少一個。
62.如權(quán)利要求58所述的集成電路，其中在所述掉電模式之外的另一模式下，所述附 加電路將來自所述電源端中的第一電源端的電壓施加到所述休眠晶體管。
63.如權(quán)利要求58所述的集成電路，其中所述發(fā)生器電路包括休眠發(fā)生器和電荷泵電 路中的一個。
64.一種功率管理方法，包括以下步驟運行具有多個單元的集成電路，每個所述單元為邏輯門或者存儲單元，所述單元與電 連接到Vdd正電源端或者Vss接地端的休眠晶體管串聯(lián)，所述Vdd正電源端和Vss接地端 共同限定了邏輯電平的范圍，并且該集成電路的運行包括產(chǎn)生所述邏輯電平的范圍之外的可變電壓；以及在掉電模式下將所述可變電壓施加到所述休眠晶體管。
65.一種集成電路，包括第一電路，其位于功率島內(nèi)，并配置為接收輸入信號、處理所述輸入信號、以及在具有 低漏電的休眠狀態(tài)中保持數(shù)據(jù)；以及休眠晶體管電路，其連接至該第一電路，并配置為接收具有負電壓的休眠信號，并且當 在該第一電路中保持數(shù)據(jù)時，基于該休眠信號減少處于該具有低漏電的狀態(tài)中的第一電路 的功耗。
66.一種集成電路，包括第一電路，其配置為接收輸入信號、處理所述輸入信號、以及在具有低漏電的休眠狀態(tài) 中保持數(shù)據(jù)；休眠晶體管電路，其連接至該第一電路，并配置為接收具有負電壓的休眠信號，并且當 在該第一電路中保持數(shù)據(jù)時，基于該休眠信號減少處于該具有低漏電的狀態(tài)中的第一電路 的功耗；以及自適應(yīng)漏電控制器，配置為確定該休眠信號的負電壓。
67.一種運行集成電路的方法，該方法包括以下步驟將輸入信號接收到第一電路內(nèi)； 在該第一電路內(nèi)處理所述輸入信號； 在具有低漏電的休眠狀態(tài)中，在該第一電路內(nèi)保持數(shù)據(jù)； 將具有負電壓的休眠信號接收到連接至該第一電路的休眠晶體管電路內(nèi)； 在該休眠晶體管電路內(nèi)，當在該第一電路中保持數(shù)據(jù)時，基于該休眠信號減少處于該 具有低漏電的休眠狀態(tài)中的第一電路的功耗；以及 在自適應(yīng)漏電控制器內(nèi)確定該休眠信號的負電壓。
68. 一種運行集成電路的方法，該方法包括以下步驟 將輸入信號接收到第一電路內(nèi)； 在該第一電路內(nèi)處理所述輸入信號； 在具有低漏電的休眠狀態(tài)中，在該第一電路內(nèi)保持數(shù)據(jù)； 將具有負電壓的休眠信號接收到連接至該第一電路的休眠晶體管電路內(nèi)； 在該休眠晶體管電路內(nèi)，當在該第一電路中保持數(shù)據(jù)時，基于該休眠信號減少處于該 具有低漏電的休眠狀態(tài)中的第一電路的功耗；以及 在該第一電路內(nèi)接收控制信號以解除該休眠狀態(tài)。
全文摘要
本申請?zhí)峁┮环N低漏電及數(shù)據(jù)保持電路。并提供一種集成電路，包括第一電路以及休眠晶體管電路。該第一電路接收輸入信號并處理輸入信號。該第一電路還在具有低漏電的休眠狀態(tài)中保持數(shù)據(jù)。該休眠晶體管電路連接至該第一電路并接收具有負電壓的休眠信號。當在該第一電路中保持數(shù)據(jù)時，該休眠電路基于休眠信號減少處于休眠狀態(tài)的第一電路的功耗，以具有低漏電。
文檔編號H03K17/10GK102055439SQ20101055892
公開日2011年5月11日 申請日期2005年1月20日 優(yōu)先權(quán)日2004年2月19日
發(fā)明者丹尼爾·希爾曼, 威廉·沃克, 安德魯·科爾, 巴里·霍貝曼, 約翰·卡拉漢, 邁克爾·贊帕廖內(nèi) 申請人:莫賽德技術(shù)公司