專利名稱：一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種抗單粒子鎖存結(jié)構(gòu)，尤其是一種基于狀態(tài)保存機(jī)制的抗單粒子 鎖存結(jié)構(gòu)，具體地說是一種既能抗單粒子翻轉(zhuǎn)又能防止單粒子擾動(dòng)的鎖存結(jié)構(gòu)。
背景技術(shù)：
電子器件在太空中工作時(shí)，會(huì)受到高能質(zhì)子、高能中子及宇宙中重粒子的撞擊。撞 擊本身，以及撞擊產(chǎn)生的次級(jí)粒子，都會(huì)在體硅上電離電子-空穴對(duì)；當(dāng)電離積累的電荷數(shù) 量達(dá)到一定量級(jí)時(shí)，會(huì)對(duì)電路狀態(tài)產(chǎn)生擾動(dòng)。如存儲(chǔ)類單元的位翻轉(zhuǎn)、組合邏輯中的瞬態(tài) 脈沖等，這些效應(yīng)常被稱為單粒子效應(yīng)。單粒子效應(yīng)可以分為單粒子閂鎖(SEL)，單粒子 翻轉(zhuǎn)(SEU)，單粒子瞬態(tài)擾動(dòng)(SET)，單粒子燒毀(SEB)，單粒子?xùn)糯?SEGR)等。在大尺寸工藝條件下，單粒子效應(yīng)對(duì)電路的影響主要表現(xiàn)為SEU效應(yīng)，主要影響 帶存儲(chǔ)結(jié)構(gòu)的電路。針對(duì)SEU效應(yīng)加固的方法較多，其中利用反饋管恢復(fù)的DICE (雙互鎖 單元技術(shù))結(jié)構(gòu)最為流行。而對(duì)于SET效應(yīng)，在大尺寸條件下，由于電路的負(fù)載較大，很難產(chǎn) 生足夠幅度和時(shí)間跨度的SET脈沖。所以，大尺寸條件下，SET效應(yīng)往往是被忽略的。隨著工藝尺寸的不斷減小，電源電壓不斷降低，電路的工作頻率越來越高，受單粒 子擾動(dòng)的節(jié)點(diǎn)噪聲容限降低。所以，單粒子效應(yīng)產(chǎn)生的瞬態(tài)脈沖在電路中傳播時(shí)很難被衰 減。同時(shí)，隨著工作頻率的增加，由SET效應(yīng)引起的錯(cuò)誤數(shù)量也隨之增加。并且錯(cuò)誤數(shù)量遠(yuǎn) 遠(yuǎn)超過SEU的數(shù)量，成為導(dǎo)致系統(tǒng)出現(xiàn)錯(cuò)誤的主要來源。對(duì)于鎖存結(jié)構(gòu)而言，在深亞微米工 藝條件下，只對(duì)SEU效應(yīng)進(jìn)行加固顯得遠(yuǎn)遠(yuǎn)不夠。目前國際上流行利用延時(shí)濾波器加上DICE結(jié)構(gòu)完成對(duì)鎖存結(jié)構(gòu)的SET加固。此 方法的局限性在于利用單獨(dú)的延時(shí)濾波器會(huì)增加系統(tǒng)時(shí)序的開銷。而且，對(duì)于抗單粒子 DICE結(jié)構(gòu)而言，每次受單粒子效應(yīng)影響后，必有一個(gè)相鄰的節(jié)點(diǎn)與之同時(shí)受到干擾。當(dāng)擾動(dòng) 結(jié)束后，通過反饋管，將受干擾節(jié)點(diǎn)的狀態(tài)重新恢復(fù)到擾動(dòng)前的狀態(tài)。這一反饋恢復(fù)的過程 也需要一定的時(shí)間。同時(shí)，如果在此恢復(fù)過程中，系統(tǒng)有數(shù)據(jù)輸出的請(qǐng)求，也會(huì)產(chǎn)生錯(cuò)誤的 數(shù)據(jù)輸出。所以，整個(gè)延時(shí)濾波器加DICE的抗單粒子結(jié)構(gòu)不但對(duì)系統(tǒng)時(shí)序開銷較大，同時(shí) 也伴隨著輸出錯(cuò)誤數(shù)據(jù)的可能性，限制了芯片在高頻情況下的使用。另一種流行的加固方法是利用三模冗余的方法，同一電路被一式三份，并通過多 數(shù)表決器決定最終的輸出結(jié)果。三模冗余加多數(shù)表決器的結(jié)構(gòu)可以完全消除單粒子效應(yīng)對(duì) 電路的影響，但是會(huì)在面積和功耗上帶來多達(dá)3. 5倍的額外開銷。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種基于狀態(tài)保存機(jī)制的抗單 粒子鎖存結(jié)構(gòu)，其提高了電路受單粒子擾動(dòng)后恢復(fù)的速度，能夠抵御SEU效應(yīng)和SET效應(yīng)對(duì) 電路的干擾，電路結(jié)構(gòu)簡單，減小了占用面積，降低了功耗，提高了系統(tǒng)的可靠性。按照本發(fā)明提供的技術(shù)方案，所述基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，包括 信號(hào)延時(shí)電路及與所述信號(hào)延時(shí)電路相連的抗單粒子鎖存電路；所述信號(hào)延伸電路用于將輸入信號(hào)延時(shí)后輸出，所述信號(hào)延時(shí)電路的延時(shí)時(shí)間大于單粒子瞬態(tài)擾動(dòng)產(chǎn)生的最大脈沖 寬度；所述抗單粒子鎖存電路同時(shí)接收并比較外部輸入信號(hào)及所述外部輸入信號(hào)經(jīng)過信號(hào) 延時(shí)電路輸出的外部輸入延時(shí)信號(hào)，當(dāng)所述外部輸入信號(hào)與外部輸入延時(shí)信號(hào)相同時(shí)，抗 單粒子鎖存電路根據(jù)外部輸入信號(hào)的狀態(tài)輸出并鎖存相應(yīng)的狀態(tài)信號(hào)；當(dāng)所述外部輸入信 號(hào)與外部輸入延時(shí)信號(hào)不同時(shí)，抗單粒子鎖存電路輸出前一時(shí)刻抗單粒子鎖存電路鎖存的 狀態(tài)信號(hào)。所述信號(hào)延時(shí)電路包括至少一組反相器延時(shí)電路，所述每組反相器延時(shí)電路包括 至少兩個(gè)反相器。所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源極端與電 源VDD相連，MOS管P41的漏極端與MOS管N41的漏極端相連，所述MOS管N41的源極端接 地；MOS管P41與MOS管N41的柵極端相連；所述MOS管P41與MOS管N41的柵極端相連后 形成延時(shí)信號(hào)輸入端，MOS管P41與MOS管N41的漏極端相連后形成延時(shí)信號(hào)輸出端；每組 反相器延時(shí)電路內(nèi)前一反相器的延時(shí)信號(hào)輸出端與后一反相器的延時(shí)信號(hào)輸入端相連。所述抗單粒子鎖存電路包括第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保 持電路及第四狀態(tài)保持電路；第一狀態(tài)保持電路包括MOS管P1、M0S管P2、M0S管m及MOS 管N2 ；所述MOS管Pl的源極端與電源VDD相連，MOS管Pl的漏極端與MOS管P2的源極端 相連；MOS管P2的漏極端與MOS管附的漏極端相連，并形成第一節(jié)點(diǎn)；MOS管附的源極端 與MOS管N2的漏極端相連，MOS管N2的源極端接地；MOS管Pl的柵極端與MOS管附的柵 極端相連，MOS管P2的柵極端與MOS管N2的柵極端相連；所述第二狀態(tài)保持電路包括MOS 管P3、MOS管P4、MOS管N3及MOS管N4 ；MOS管P3的源極端與電源VDD相連，MOS管P3的 漏極端與MOS管P4的源極端相連；MOS管P4的漏極端與MOS管N3的漏極端相連，并形成 第二節(jié)點(diǎn)；MOS管N3的源極端與MOS管N4的漏極端相連，MOS管N4的源極端接地；MOS管 P3與MOS管N3的柵極端相連，MOS管P4與MOS管N4的柵極端相連；所述第三狀態(tài)保持電 路包括MOS管P5、M0S管P6、M0S管N5及MOS管N6 ；所述MOS管P5的源極端與電源VDD相 連，MOS管P5的漏極端與MOS管P6的源極端相連；MOS管P6的漏極端與MOS管N5的漏極 端相連，并形成第三節(jié)點(diǎn)；MOS管N5的源極端與MOS管N6的漏極端相連，所述MOS管N6的 源極端接地；所述第四狀態(tài)保持電路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8 ；所 述MOS管P7的源極端與電源VDD相連，MOS管P7的漏極端與MOS管P8的源極端相連；MOS 管P8與MOS管N7的漏極端相連，并形成第四節(jié)點(diǎn)；MOS管N7的源極端與MOS管N8的漏極 端相連，MOS管N8的源極端接地；所述第四節(jié)點(diǎn)同時(shí)與MOS管Pl的柵極端、MOS管m的柵 極端、MOS管P6的柵極端及MOS管N6的柵極端相連，并形成數(shù)據(jù)輸出端；第三節(jié)點(diǎn)同時(shí)與 MOS管P8的柵極端、MOS管N8的柵極端、MOS管P3的柵極端及MOS管N3的柵極端相連；第 二節(jié)點(diǎn)同時(shí)與MOS管P5的柵極端、MOS管N5的柵極端、MOS管N2的柵極端及MOS管P2的 柵極端相連；第一節(jié)點(diǎn)同時(shí)與MOS管P4的柵極端、MOS管N4的柵極端、MOS管P7的柵極端 及MOS管N7的柵極端相連；MOS管Pl的柵極端與MOS管m的柵極端對(duì)應(yīng)相連的端部形成 第一鎖存電路輸入端，MOS管P2的柵極端與MOS管N2的柵極端對(duì)應(yīng)相連的端部形成第二 鎖存電路輸入端。所述第二鎖存電路輸入端與信號(hào)延時(shí)電路的輸出端相連，所述信號(hào)延時(shí)電路的輸 入端與數(shù)據(jù)輸入端相連，所述數(shù)據(jù)輸入端還與第一鎖存電路輸入端相連。所述數(shù)據(jù)輸入端與MOS管m0、M0S管N9的源極端相連，所述MOS管附0的漏極端與信號(hào)延時(shí)電路的輸入端相連，MOS管N9的漏極端與第一鎖存電路輸入端相連；MOS管NlO 與MOS管N9的柵極端均與控制信號(hào)輸入端相連。本發(fā)明的優(yōu)點(diǎn)提出了一種利用狀態(tài)保存機(jī)制的鎖存結(jié)構(gòu)，包括由反相器組成的 信號(hào)延時(shí)電路和抗單粒子鎖存電路；信號(hào)延時(shí)電路的輸出端與第二鎖存電路輸入端相連； 數(shù)據(jù)輸入端輸入的外部輸入信號(hào)經(jīng)過信號(hào)延時(shí)電路輸出外部輸入延時(shí)信號(hào)，抗單粒子鎖存 電路同時(shí)接收并比較外部輸入信號(hào)及外部輸入延時(shí)信號(hào)，當(dāng)外部輸入信號(hào)與外部輸入延時(shí) 信號(hào)相同時(shí)，抗單粒子鎖存電路根據(jù)外部輸入信號(hào)輸出相應(yīng)的狀態(tài)信號(hào)；當(dāng)外部輸入信號(hào) 與外部輸入延時(shí)信號(hào)不同時(shí)，抗單粒子鎖存電路輸出電路前一時(shí)刻鎖存的狀態(tài)信號(hào)，能夠 避免外部數(shù)據(jù)輸入的擾動(dòng)，能夠抵抗單粒子瞬態(tài)擾動(dòng)和單粒子翻轉(zhuǎn)。與利用反饋機(jī)理的 DICE結(jié)構(gòu)相比，該結(jié)構(gòu)在受單粒子擾動(dòng)時(shí)，有更快的恢復(fù)速度；與三模冗余結(jié)構(gòu)相比，電路 結(jié)構(gòu)簡單，面積和功耗更小，電路結(jié)構(gòu)簡單，減小了占用面積，降低了功耗，提高了系統(tǒng)的可 靠性。


圖1為本發(fā)明的信號(hào)延時(shí)電路的原理圖。圖2為本發(fā)明的狀態(tài)保持原理圖。圖3為本發(fā)明抗單粒子鎖存電路的原理圖。圖4為本發(fā)明的使用狀態(tài)圖。
具體實(shí)施例方式下面結(jié)合具體附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明。如圖廣圖4所示本發(fā)明包括信號(hào)延時(shí)電路、抗單粒子鎖存電路、第一節(jié)點(diǎn)1、第 二節(jié)點(diǎn)2、第三節(jié)點(diǎn)3、第四節(jié)點(diǎn)4、控制信號(hào)輸入端5、數(shù)據(jù)輸入端6、數(shù)據(jù)輸出端7、第一鎖 存電路輸入端61及第二鎖存電路輸入端62。圖1為信號(hào)延時(shí)電路的原理圖。圖1中，只表示了信號(hào)延時(shí)電路中的一組反相器 延時(shí)電路。如圖1所示反相器延時(shí)電路包括兩個(gè)反相器；所述反相器包括MOS管P41及 MOS管N41，所述MOS管P41的源極端與電源VDD相連，MOS管P41的漏極端與MOS管N41的 漏極端相連，形成信號(hào)輸出端；MOS管N41的源極端接地。MOS管P41與MOS管N41的柵極 端相連，形成信號(hào)輸入端。圖1中兩個(gè)反相器相級(jí)聯(lián)，即前一個(gè)反相器的信號(hào)輸出端與后一 個(gè)反相器的輸入端相連，前一個(gè)反相器的信號(hào)輸入端為整個(gè)信號(hào)延時(shí)電路的輸入端，后一 個(gè)反相器的輸出端為整個(gè)信號(hào)延時(shí)電路的信號(hào)輸出端。為了保證抗單粒子鎖存電路不受單 粒子瞬態(tài)脈沖(SET)的影響，信號(hào)延時(shí)電路的延遲時(shí)間必須大于SET在電路中產(chǎn)生最大擾 動(dòng)時(shí)間，即信號(hào)延時(shí)電路的延遲時(shí)間必須大于單粒子瞬態(tài)擾動(dòng)產(chǎn)生的最大脈沖寬度。為了 達(dá)到足夠的延遲時(shí)間，信號(hào)延時(shí)電路可以采用多級(jí)反相器相級(jí)聯(lián)組成。所述信號(hào)延時(shí)電路 與抗單粒子鎖存電路相連，起到抗SET效應(yīng)的作用。所述MOS管P41為P型MOS管，MOS管 N41為N型MOS管，后續(xù)MOS管的類型與此相同。如圖2所示為本發(fā)明實(shí)現(xiàn)狀態(tài)保持的原理圖，即抗單粒子鎖存電路的一個(gè)基礎(chǔ) 電路單元。為了實(shí)現(xiàn)狀態(tài)保持，所述電路包括MOS管P31、MOS管P32、MOS管N31及MOS管 N32。所述MOS管P31的源極端與電源VDD相連，MOS管P31的漏極端與MOS管P32的源極端相連，MOS管P32的漏極端與MOS管N31的漏極端相連，并形成信號(hào)輸出端23。MOS管N31 的源極端與MOS管N32的漏極端相連，MOS管N32的源極端接地。所述MOS管P31與MOS管 N31的柵極端相連，并形成信號(hào)輸入端21 ；MOS管P32與MOS管N32的柵極端相連，并形成信 號(hào)輸入端22。信號(hào)輸出端23的狀態(tài)由MOS管P31、M0S管P32、M0S管N31及MOS管N32的 輸入信號(hào)同時(shí)決定；而MOS管P31與MOS管N31的狀態(tài)由信號(hào)輸入端21的輸入信號(hào)決定； MOS管P32及MOS管N32的狀態(tài)由信號(hào)輸入端22的輸入信號(hào)決定。當(dāng)信號(hào)輸入端21的輸 入信號(hào)與信號(hào)輸入端22的輸入信號(hào)有且只有一個(gè)狀態(tài)發(fā)生變化時(shí)，信號(hào)輸出端23的狀態(tài) 不會(huì)受到影響，還保持原有的狀態(tài)，即輸出之前鎖存的狀態(tài)信號(hào)。當(dāng)信號(hào)輸入端21的輸入 信號(hào)與信號(hào)輸入端22的輸入信號(hào)同時(shí)發(fā)生變化時(shí)，信號(hào)輸出端23的狀態(tài)才會(huì)發(fā)生改變；由 此原理，可以得到抗單粒子鎖存電路的原理圖。如圖3所示為本發(fā)明抗單粒子鎖存電路的原理圖。由圖3中，可以看出，所述抗 單粒子鎖存電路包括四個(gè)在圖2中描述的狀態(tài)保持電路，所述抗單粒子鎖存電路的狀態(tài)保 持電路分別包括第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保持電路及第四狀態(tài)保 持電路。所述第一狀態(tài)保持電路包括MOS管P1、M0S管P2、M0S管附及MOS管N2 ；所述MOS 管Pl的源極端與電源VDD相連，MOS管Pl的漏極端與MOS管P2的源極端相連；MOS管P2 的漏極端與MOS管m的漏極端相連，并形成第一節(jié)點(diǎn)1 ；MOS管m的源極端與MOS管N2的 漏極端相連，MOS管N2的源極端接地；MOS管Pl的柵極端與MOS管附的柵極端相連，MOS 管P2的柵極端與MOS管N2的柵極端相連。所述第二狀態(tài)保持電路包括MOS管P3、MOS管P4、MOS管N3及MOS管N4 ；MOS管 P3的源極端與電源VDD相連，MOS管P3的漏極端與MOS管P4的源極端相連；MOS管P4的 漏極端與MOS管N3的漏極端相連，并形成第二節(jié)點(diǎn)2 ；MOS管N3的源極端與MOS管N4的漏 極端相連，MOS管N4的源極端接地；MOS管P3與MOS管N3的柵極端相連，MOS管P4與MOS 管N4的柵極端相連。所述第三狀態(tài)保持電路包括MOS管P5、M0S管P6、M0S管N5及MOS管N6 ；所述MOS 管P5的源極端與電源VDD相連，MOS管P5的漏極端與MOS管P6的源極端相連；MOS管P6 的漏極端與MOS管N5的漏極端相連，并形成第三節(jié)點(diǎn)3 ；MOS管N5的源極端與MOS管N6的 漏極端相連，所述MOS管N6的源極端接地。所述第四狀態(tài)保持電路包括MOS管P7、M0S管P8、M0S管N7及MOS管N8 ；所述MOS 管P7的源極端與電源VDD相連，MOS管P7的漏極端與MOS管P8的源極端相連；MOS管P8 與MOS管N7的漏極端相連，并形成第四節(jié)點(diǎn)4 ；MOS管N7的源極端與MOS管N8的漏極端相 連，MOS管N8的源極端接地。所述第四節(jié)點(diǎn)4同時(shí)與MOS管Pl的柵極端、MOS管附的柵極端、MOS管P6的柵 極端及MOS管N6的柵極端相連，并形成數(shù)據(jù)輸出端7 ；第三節(jié)點(diǎn)3同時(shí)與MOS管P8的柵極 端、MOS管N8的柵極端、MOS管P3的柵極端及MOS管N3的柵極端相連；第二節(jié)點(diǎn)2同時(shí)與 MOS管P5的柵極端、MOS管N5的柵極端、MOS管N2的柵極端及MOS管P2的柵極端相連；第 一節(jié)點(diǎn)1同時(shí)與MOS管P4的柵極端、MOS管N4的柵極端、MOS管P7的柵極端及MOS管N7 的柵極端相連；MOS管Pl的柵極端與MOS管m的柵極端對(duì)應(yīng)相連的端部形成第一鎖存電 路輸入端61，MOS管P2的柵極端與MOS管N2的柵極端對(duì)應(yīng)相連的端部形成第二鎖存電路 輸入端62。第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保持電路及第四狀態(tài)保持電路的輸出與輸入信號(hào)相對(duì)應(yīng)配合，每個(gè)狀態(tài)保持電路的輸入與輸出均受到其他狀態(tài)保持電路 的影響，從而能夠相互影響，從而防止單粒子翻轉(zhuǎn)效應(yīng)的影響。第一節(jié)點(diǎn)1與第二狀態(tài)保持電路的MOS管P4及MOS管N4的柵極端相連，且與第 四狀態(tài)保持電路的MOS管P7及MOS管N7的柵極端相連；第三節(jié)點(diǎn)3與第二狀態(tài)保持電路 的MOS管P3與MOS管N3的柵極端相連，且與第四狀態(tài)保持電路的MOS管P8及MOS管N8的 柵極端相連，因此，當(dāng)?shù)谝还?jié)點(diǎn)1與第三節(jié)點(diǎn)3的狀態(tài)改變會(huì)使得第二節(jié)點(diǎn)2與第四節(jié)點(diǎn)4 的狀態(tài)也隨之改變，即第二節(jié)點(diǎn)2與第四節(jié)點(diǎn)4的狀態(tài)會(huì)受到第一節(jié)點(diǎn)1與第三節(jié)點(diǎn)3的 影響。第四節(jié)點(diǎn)4與第一狀態(tài)保持電路的MOS管Pl與MOS管m的柵極端相連，且與第三 狀態(tài)保持電路的MOS管P6與MOS管N6的柵極端相連；第二節(jié)點(diǎn)2與第一狀態(tài)保持電路的 MOS管P2與MOS管N2的柵極端相連，且與第三狀態(tài)保持電路的MOS管P5及MOS管N5的柵 極端相連，由此可以看出第一節(jié)點(diǎn)1與第二節(jié)點(diǎn)3的狀態(tài)也是受到第二節(jié)點(diǎn)2與第四節(jié)點(diǎn) 4的控制，即第一節(jié)點(diǎn)1、第二節(jié)點(diǎn)2、第三節(jié)點(diǎn)3及第四節(jié)點(diǎn)4的輸出狀態(tài)相互影響。如圖4所示為本發(fā)明的工作使用原理圖。信號(hào)延時(shí)電路的輸出端與抗單粒子鎖 存電路的第二鎖存電路輸入端62相連，信號(hào)延時(shí)電路通過MOS管NlO與數(shù)據(jù)輸入端6相連， 所述MOS管mo的漏極端與信號(hào)延時(shí)電路的輸入端相連；MOS管mo的源極端與數(shù)據(jù)輸入 端6相連。所述數(shù)據(jù)輸入端6同時(shí)還通過MOS管N9與第一鎖存電路輸入端61相連，所述 MOS管N9的源極端與數(shù)據(jù)輸入端6相連，MOS管N9的漏極端與第一鎖存電路輸入端61相 連。所述MOS管N9與MOS管WO的柵極端均與控制信號(hào)輸入端5相連，控制信號(hào)輸入端5 輸入的控制信號(hào)能夠控制MOS管N9與MOS管WO的開通與關(guān)斷。工作時(shí)，控制信號(hào)通過控制信號(hào)輸入端5輸入，并控制MOS管N9及MOS管附0的 開關(guān)狀態(tài)；當(dāng)MOS管N9和MOS管NlO打開后，能夠?qū)?shù)據(jù)輸入端6的輸入信號(hào)能夠輸入到 抗單粒子鎖存電路中。當(dāng)數(shù)據(jù)輸入端6有數(shù)據(jù)輸入時(shí)，同一數(shù)據(jù)信號(hào)被分成兩路，一路數(shù)據(jù) 信號(hào)通過MOS管N9輸入到第一鎖存電路輸入端61 ；另一路數(shù)據(jù)信號(hào)通過MOS管NlO及信號(hào) 延時(shí)電路輸入到第二鎖存電路輸入端62。由于第一鎖存電路輸入端61同時(shí)與第一狀態(tài)保 持電路的MOS管Pl及MOS管m的柵極端相連、且與第三狀態(tài)保持電路的MOS管P6及MOS 管N6的柵極端相連；第二鎖存電路輸入端62同時(shí)與第一狀態(tài)保持電路的MOS管P2與MOS 管N2的柵極端相連，且與第三狀態(tài)保持電路的MOS管P5與MOS管N5的柵極端相連，因此 數(shù)據(jù)輸入端6分出的兩路數(shù)據(jù)信號(hào)相同時(shí)使得第一節(jié)點(diǎn)1與第三節(jié)點(diǎn)3的狀態(tài)會(huì)同時(shí)發(fā)生 變化。由于信號(hào)延時(shí)電路的延遲時(shí)間大于單粒子擾動(dòng)給電路帶來的最大擾動(dòng)寬度，因此，當(dāng) 有單粒子瞬態(tài)擾動(dòng)(SET)從數(shù)據(jù)輸入端進(jìn)入抗單粒子鎖存電路時(shí)，在第一鎖存電路輸入端 61的數(shù)據(jù)輸入使得第一狀態(tài)保持電路的MOS管Pl與MOS管Ni，第三狀態(tài)保持電路的MOS 管P6及MOS管N6的狀態(tài)發(fā)生變化，但是在第二鎖存電路輸入端62，由于信號(hào)延時(shí)電路對(duì) 數(shù)據(jù)輸入信號(hào)進(jìn)行延時(shí)，第二鎖存電路輸入端62的信號(hào)變化遲于第一鎖存電路輸入端61。 由前述分析可知，如果第一節(jié)點(diǎn)1的輸出狀態(tài)發(fā)生變化時(shí)，需要MOS管P1、M0S管P2、M0S管 Nl及MOS管N2的柵極輸入同時(shí)變化，因此從數(shù)據(jù)輸入端6進(jìn)入的單粒子瞬態(tài)擾動(dòng)信號(hào)通 過第一鎖存電路輸入端61及第二鎖存電路輸入端62加在第一狀態(tài)保持電路上時(shí)，第一節(jié) 點(diǎn)1的輸出狀態(tài)不會(huì)發(fā)生變化；由于第三狀態(tài)保持電路的第三節(jié)點(diǎn)3同樣受到第一鎖存電 路輸入端61及第二鎖存電路輸入端62輸入信號(hào)的影響，第三節(jié)點(diǎn)3的狀態(tài)也不會(huì)改變，從 而保持了第一節(jié)點(diǎn)1和第三節(jié)點(diǎn)3的狀態(tài)，使得第一節(jié)點(diǎn)1與第三節(jié)點(diǎn)3不受SET效應(yīng)的影響。同理，可以得到第二節(jié)點(diǎn)2與第四節(jié)點(diǎn)4也不受SET效應(yīng)的影響。以第二節(jié)點(diǎn)2的輸出狀態(tài)變化為例，假設(shè)抗單粒子鎖存電路在鎖存狀態(tài)時(shí)，受到 單粒子翻轉(zhuǎn)效應(yīng)(SEU)的影響，狀態(tài)發(fā)生變化。當(dāng)?shù)诙?jié)點(diǎn)2的狀態(tài)發(fā)生變化時(shí)，因此與第 二節(jié)點(diǎn)2相連的第一狀態(tài)保持電路的MOS管P2、M0S管N2，第三狀態(tài)保持電路的MOS管P5、 MOS管N5的柵極端信號(hào)也發(fā)生變化；但是第一狀態(tài)保持電路的MOS管Pl、M0S管Ni，第三狀 態(tài)保持電路的MOS管P6、MOS管N6的狀態(tài)沒有改變，因此使得第一節(jié)點(diǎn)1和第三節(jié)點(diǎn)3保 持原有的狀態(tài)。由于第二狀態(tài)保持電路的MOS管P3、M0S管P4、M0S管N3及MOS管N4的狀 態(tài)同時(shí)受到第一節(jié)點(diǎn)1與第三節(jié)點(diǎn)3的輸出狀態(tài)影響，第一節(jié)點(diǎn)1與第三節(jié)點(diǎn)3保持原有 狀態(tài)時(shí)，第二狀態(tài)保持電路的MOS管P3、MOS管P4、MOS管N3及MOS管N4的狀態(tài)也沒有改 變；當(dāng)單粒子翻轉(zhuǎn)效應(yīng)(SEU)對(duì)電路的影響結(jié)束后，使得第二節(jié)點(diǎn)2的狀態(tài)會(huì)立即恢復(fù)原來 的狀態(tài)，如果四個(gè)節(jié)點(diǎn)中，任意一個(gè)節(jié)點(diǎn)受到SEU效應(yīng)的影響，狀態(tài)發(fā)生變化，都可以被恢 復(fù)至受干擾前的狀態(tài)，提高了電路受到單粒子擾動(dòng)后的啟動(dòng)速度。即本發(fā)明通過信號(hào)延時(shí) 電路的存在，能夠抵御單粒子瞬態(tài)響應(yīng)(SET)的影響，通過抗單粒子鎖存電路能夠抵御單粒 子翻轉(zhuǎn)效應(yīng)(SEU)的影響。由于正常輸入數(shù)據(jù)的時(shí)序需要很長的時(shí)間，正常輸入數(shù)據(jù)的時(shí) 間遠(yuǎn)大于單粒子瞬態(tài)響應(yīng)(SET)和單粒子瞬態(tài)翻轉(zhuǎn)效應(yīng)(SEU)的時(shí)間，整個(gè)電路能夠保證 正常的輸出狀態(tài)。本發(fā)明提出了一種利用狀態(tài)保存機(jī)制的鎖存結(jié)構(gòu)，包括由反相器組成的信號(hào)延時(shí) 電路和抗單粒子鎖存電路；信號(hào)延時(shí)電路的輸出端與第二鎖存電路輸入端相連；數(shù)據(jù)輸入 端輸入的外部輸入信號(hào)經(jīng)過信號(hào)延時(shí)電路輸出外部輸入延時(shí)信號(hào)，抗單粒子鎖存電路同時(shí) 接收并比較外部輸入信號(hào)及外部輸入延時(shí)信號(hào)，當(dāng)外部輸入信號(hào)與外部輸入延時(shí)信號(hào)相同 時(shí)，抗單粒子鎖存電路根據(jù)外部輸入信號(hào)輸出相應(yīng)的狀態(tài)信號(hào)；當(dāng)外部輸入信號(hào)與外部輸 入延時(shí)信號(hào)不同時(shí)，抗單粒子鎖存電路輸出電路前一時(shí)刻鎖存的狀態(tài)信號(hào)，能夠避免外部 數(shù)據(jù)輸入的擾動(dòng)，能夠抵抗單粒子瞬態(tài)擾動(dòng)和單粒子翻轉(zhuǎn)。與利用反饋機(jī)理的DICE結(jié)構(gòu)相 比，該結(jié)構(gòu)在受單粒子擾動(dòng)時(shí)，有更快的恢復(fù)速度；與三模冗余結(jié)構(gòu)相比，電路結(jié)構(gòu)簡單，面 積和功耗更小，電路結(jié)構(gòu)簡單，減小了占用面積，降低了功耗，提高了系統(tǒng)的可靠性。
權(quán)利要求
1.一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其特征是包括信號(hào)延時(shí)電路及與 所述信號(hào)延時(shí)電路相連的抗單粒子鎖存電路；所述信號(hào)延伸電路用于將輸入信號(hào)延時(shí)后輸 出，所述信號(hào)延時(shí)電路的延時(shí)時(shí)間大于單粒子瞬態(tài)擾動(dòng)產(chǎn)生的最大脈沖寬度；所述抗單粒 子鎖存電路同時(shí)接收并比較外部輸入信號(hào)及所述外部輸入信號(hào)經(jīng)過信號(hào)延時(shí)電路輸出的 外部輸入延時(shí)信號(hào)，當(dāng)所述外部輸入信號(hào)與外部輸入延時(shí)信號(hào)相同時(shí)，抗單粒子鎖存電路 根據(jù)外部輸入信號(hào)的狀態(tài)輸出并鎖存相應(yīng)的狀態(tài)信號(hào)；當(dāng)所述外部輸入信號(hào)與外部輸入延 時(shí)信號(hào)不同時(shí)，抗單粒子鎖存電路輸出前一時(shí)刻抗單粒子鎖存電路鎖存的狀態(tài)信號(hào)。
2.根據(jù)權(quán)利要求1所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其特征是所述信 號(hào)延時(shí)電路包括至少一組反相器延時(shí)電路，所述每組反相器延時(shí)電路包括至少兩個(gè)反相器。
3.根據(jù)權(quán)利要求2所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其特征是所述反 相器包括MOS管P41及MOS管N41，所述MOS管P41的源極端與電源VDD相連，MOS管P41 的漏極端與MOS管N41的漏極端相連，所述MOS管N41的源極端接地；MOS管P41與MOS管 N41的柵極端相連；所述MOS管P41與MOS管N41的柵極端相連后形成延時(shí)信號(hào)輸入端，MOS 管P41與MOS管N41的漏極端相連后形成延時(shí)信號(hào)輸出端；每組反相器延時(shí)電路內(nèi)前一反 相器的延時(shí)信號(hào)輸出端與后一反相器的延時(shí)信號(hào)輸入端相連。
4.根據(jù)權(quán)利要求1所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其特征是所述抗 單粒子鎖存電路包括第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保持電路及第四狀 態(tài)保持電路；第一狀態(tài)保持電路包括MOS管P1、M0S管P2、M0S管附及MOS管N2 ；所述MOS 管Pl的源極端與電源VDD相連，MOS管Pl的漏極端與MOS管P2的源極端相連；MOS管P2 的漏極端與MOS管m的漏極端相連，并形成第一節(jié)點(diǎn)(1) ；MOS管m的源極端與MOS管N2 的漏極端相連，MOS管N2的源極端接地；MOS管Pl的柵極端與MOS管附的柵極端相連，MOS 管P2的柵極端與MOS管N2的柵極端相連；所述第二狀態(tài)保持電路包括MOS管P3、MOS管 P4、MOS管N3及MOS管N4 ；MOS管P3的源極端與電源VDD相連，MOS管P3的漏極端與MOS 管P4的源極端相連；MOS管P4的漏極端與MOS管N3的漏極端相連，并形成第二節(jié)點(diǎn)(2)； MOS管N3的源極端與MOS管N4的漏極端相連，MOS管N4的源極端接地；MOS管P3與MOS 管N3的柵極端相連，MOS管P4與MOS管N4的柵極端相連；所述第三狀態(tài)保持電路包括MOS 管P5、MOS管P6、MOS管N5及MOS管N6 ；所述MOS管P5的源極端與電源VDD相連，MOS管 P5的漏極端與MOS管P6的源極端相連；MOS管P6的漏極端與MOS管N5的漏極端相連，并 形成第三節(jié)點(diǎn)(3);M0S管N5的源極端與MOS管N6的漏極端相連，所述MOS管N6的源極端 接地；所述第四狀態(tài)保持電路包括MOS管P7、M0S管P8、M0S管N7及MOS管N8 ；所述MOS管 P7的源極端與電源VDD相連，MOS管P7的漏極端與MOS管P8的源極端相連；MOS管P8與 MOS管N7的漏極端相連，并形成第四節(jié)點(diǎn)(4) ；MOS管N7的源極端與MOS管N8的漏極端相 連，MOS管N8的源極端接地；所述第四節(jié)點(diǎn)(4)同時(shí)與MOS管Pl的柵極端、MOS管附的柵 極端、MOS管P6的柵極端及MOS管N6的柵極端相連，并形成數(shù)據(jù)輸出端(7)；第三節(jié)點(diǎn)(3) 同時(shí)與MOS管P8的柵極端、MOS管N8的柵極端、MOS管P3的柵極端及MOS管N3的柵極端 相連；第二節(jié)點(diǎn)(2)同時(shí)與MOS管P5的柵極端、MOS管N5的柵極端、MOS管N2的柵極端及 MOS管P2的柵極端相連；第一節(jié)點(diǎn)(1)同時(shí)與MOS管P4的柵極端、MOS管N4的柵極端、MOS 管P7的柵極端及MOS管N7的柵極端相連；MOS管Pl的柵極端與MOS管m的柵極端對(duì)應(yīng)相連的端部形成第一鎖存電路輸入端(61)，MOS管P2的柵極端與MOS管N2的柵極端對(duì)應(yīng) 相連的端部形成第二鎖存電路輸入端(62 )。
5.根據(jù)權(quán)利要求4所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其特征是所述第 二鎖存電路輸入端與信號(hào)延時(shí)電路的輸出端相連，所述信號(hào)延時(shí)電路的輸入端與數(shù)據(jù)輸入 端(6)相連，所述數(shù)據(jù)輸入端(6)還與第一鎖存電路輸入端相連。
6.根據(jù)權(quán)利要求5所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其特征是所述數(shù) 據(jù)輸入端(6)與MOS管m0、M0S管N9的源極端相連，所述MOS管mo的漏極端與信號(hào)延時(shí) 電路的輸入端相連，MOS管N9的漏極端與第一鎖存電路輸入端相連；MOS管NlO與MOS管 N9的柵極端均與控制信號(hào)輸入端(5)相連。
全文摘要
本發(fā)明涉及一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)，其包括信號(hào)延時(shí)電路及抗單粒子鎖存電路；信號(hào)延時(shí)電路的延時(shí)時(shí)間大于單粒子瞬態(tài)擾動(dòng)產(chǎn)生的最大脈沖寬度；抗單粒子鎖存電路同時(shí)接收并比較外部輸入信號(hào)及所述外部輸入信號(hào)經(jīng)過信號(hào)延時(shí)電路輸出的外部輸入延時(shí)信號(hào)，當(dāng)外部輸入信號(hào)與外部輸入延時(shí)信號(hào)相同時(shí)，抗單粒子鎖存電路根據(jù)外部輸入信號(hào)的狀態(tài)輸出并鎖存相應(yīng)的狀態(tài)信號(hào)；當(dāng)外部輸入信號(hào)與外部輸入延時(shí)信號(hào)不同時(shí)，抗單粒子鎖存電路輸出前一時(shí)刻抗單粒子鎖存電路鎖存的狀態(tài)信號(hào)。本發(fā)明提高了電路受單粒子擾動(dòng)后恢復(fù)的速度，能夠抵御SEU效應(yīng)和SET效應(yīng)對(duì)電路的干擾，電路結(jié)構(gòu)簡單，減小了占用面積，降低了功耗，提高了系統(tǒng)的可靠性。
文檔編號(hào)H03K3/013GK102064814SQ20101056000
公開日2011年5月18日 申請(qǐng)日期2010年11月26日 優(yōu)先權(quán)日2010年11月26日
發(fā)明者周昕杰, 周毅, 徐睿, 王棟, 羅靜, 薛忠杰 申請(qǐng)人:中國電子科技集團(tuán)公司第五十八研究所