專利名稱：模數(shù)轉(zhuǎn)換電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字碼的電路。本發(fā)明進(jìn)一步涉及一種將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字碼的方法。
背景技術(shù)：
模數(shù)轉(zhuǎn)換器(ADC)構(gòu)成了眾多包括數(shù)字信號(hào)處理器(DSP)的電子設(shè)備的整體部 分，在ADC中模擬輸入信號(hào)被(下)轉(zhuǎn)換為數(shù)字信號(hào)以便進(jìn)行進(jìn)一步處理。這種電子設(shè)備 的示例包括視頻處理設(shè)備、移動(dòng)通信設(shè)備等。許多這種設(shè)備需要模擬輸入信號(hào)的高速轉(zhuǎn)換，例如對(duì)視頻進(jìn)行流處理的情況。高 速ADC的一個(gè)公知示例是閃速ADC，在圖1中示意性示出了閃速ADC。圖1中的N位閃速 ADC具有模擬輸入100，模擬輸入100被饋送至2n-1個(gè)比較器120的各個(gè)輸入，比較器120 在其另一輸入上進(jìn)一步接收由連接在上參考電壓112與下參考電壓114之間的電阻分壓器 或電壓梯(ladder) 100生成的參考電壓。典型地對(duì)比較器120提供時(shí)鐘，以在給點(diǎn)時(shí)間點(diǎn)， 即在時(shí)鐘信號(hào)邊沿，對(duì)模擬輸入進(jìn)行采樣。這也被稱作ADC的采樣速率。每一比較器的參考電壓比緊隨其后的比較器的參考電壓高一個(gè)最低有效位 (LSB)。每一比較器在其模擬輸入電壓高于所施加的參考電壓時(shí)產(chǎn)生“1”。否則，比較器輸 出為“0”。因此，如果模擬輸入在參考電壓％和％之間，比較器120(1)直至120(4)包括 120(4)產(chǎn)生“1”，其他比較器產(chǎn)生“0”。編碼成從1變?yōu)?的點(diǎn)是輸入信號(hào)變得小于相應(yīng)比較器參考電壓電平的點(diǎn)。 這被稱作溫度計(jì)碼編碼。溫度計(jì)碼通過(guò)解碼器140被解碼為適當(dāng)?shù)臄?shù)字位模式(bit pattern)150。比較器120可以形成寬帶低增益級(jí)的級(jí)聯(lián)。這些級(jí)是低增益的，因?yàn)樵诟卟蓸宇l 率下，難以同時(shí)實(shí)現(xiàn)寬帶寬和高增益。比較器120針對(duì)低電壓偏移來(lái)設(shè)計(jì)，使得每一比較器 的輸入偏移遠(yuǎn)小于閃速ADC的最低有效位(LSB)。這減小了偏移可能錯(cuò)誤的觸發(fā)比較器120 從而得到并不代表溫度計(jì)碼的數(shù)字輸出碼的風(fēng)險(xiǎn)?？梢允褂迷偕i存器130來(lái)存儲(chǔ)按時(shí)鐘 定時(shí)的比較器結(jié)果。然而，電子電路如DSP的持續(xù)小型化使得日益難以在現(xiàn)代IC技術(shù)中實(shí)現(xiàn)閃速ADC， 這是因?yàn)殚W速ADC需要相對(duì)大的面積。例如，閃速ADC使用面積密集的參考電壓梯110來(lái) 生成準(zhǔn)確的參考電壓，并需要2N-1個(gè)比較器來(lái)實(shí)現(xiàn)N位ADC，這實(shí)際上將ADC限制在8位的 上限。另外，比較器120的偏移必須減小，這是因?yàn)樾碌膩單⒚准夹g(shù)中電源電壓減小，導(dǎo) 致LSB電壓的幅度減小。偏移使比較器120的判決電平移動(dòng)，這使得閃速ADC具有非線性振 幅量化傳輸函數(shù)。在兩個(gè)連續(xù)比較器具有大于0. 5LSB的相反偏移的實(shí)際情況下，閃速ADC 失去其單調(diào)性。比較器120的偏移可以按兩種方式來(lái)減小。首先，輸入對(duì)的面積可以增加。增加 比較器120的輸入對(duì)的面積增加了他們的匹配，并減小了比較器判決電平的擴(kuò)展。然而，面積增加是不希望的。此外，這種面積增加減小了比較器120的速度，因此與閃速ADC的高速
要求矛盾。 作為備選，可以使用偏移校準(zhǔn)技術(shù)。然而，其代價(jià)是閃速ADC的設(shè)計(jì)復(fù)雜度大大增 加，這增加了設(shè)計(jì)時(shí)間和風(fēng)險(xiǎn)并因此增加了 ADC的成本。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種能夠以成本有效方式集成到亞微米技術(shù)中的高速ADC。本發(fā)明還旨在提供一種用于以成本有效方式將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字碼的方法。根據(jù)第一方面，提供了一種用于將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字碼的電路，包括延遲 電路，用于根據(jù)模擬輸入信號(hào)值，生成具有延遲的周期性信號(hào)；以及量化級(jí)，用于將延遲的 周期性信號(hào)轉(zhuǎn)換為數(shù)字碼。本發(fā)明基于如下認(rèn)識(shí)在諸如數(shù)字CMOS技術(shù)之類的高速應(yīng)用中，模擬信號(hào)值可以 用來(lái)控制周期性信號(hào)如時(shí)鐘信號(hào)的延遲量。換言之，本發(fā)明基于將模擬電壓或電流轉(zhuǎn)換到 時(shí)間域中，而非如現(xiàn)有技術(shù)閃速ADC(使用電阻器電壓梯來(lái)生成不同電壓)中那樣轉(zhuǎn)換到電 壓域中。通過(guò)在數(shù)字域中捕獲該延遲量，可以將延遲變換為數(shù)字碼如溫度計(jì)碼。這種方法 例如具有如下優(yōu)點(diǎn)實(shí)現(xiàn)了小得多的ADC，因?yàn)椴辉傩枰褂谜加妹娣e的電阻器電壓梯。優(yōu)選地，電路進(jìn)一步包括解碼級(jí)，用于將數(shù)字碼解碼為位模式，例如二進(jìn)制編碼。在實(shí)施例中，量化級(jí)包括另一延遲電路，用于接收與所述周期性信號(hào)具有已知相 位關(guān)系的另一周期性信號(hào)作為輸入，且包括多個(gè)串聯(lián)連接的延遲級(jí)，每一延遲級(jí)用于產(chǎn)生 所述另一周期性信號(hào)的遞增延遲版本；以及捕獲電路，具有對(duì)延遲的周期性信號(hào)進(jìn)行響應(yīng) 的多個(gè)捕獲級(jí)，每一捕獲級(jí)被設(shè)置為接收所述另一周期性信號(hào)的所述遞增延遲版本中相應(yīng) 一個(gè)。模擬信號(hào)對(duì)周期性信號(hào)導(dǎo)致的延遲可以通過(guò)提供與該周期性信號(hào)具有已知相位 關(guān)系的另一周期性信號(hào)來(lái)予以量化，例如可以是由相同時(shí)鐘或者具有已知相位關(guān)系的不同 時(shí)鐘所提供的兩個(gè)時(shí)鐘信號(hào)。另一周期性信號(hào)的延遲實(shí)例的生成使得可以確定數(shù)字碼。這 是因?yàn)椴东@級(jí)在由延遲后的周期性信號(hào)觸發(fā)時(shí)，獲取延遲級(jí)狀態(tài)的快照即采樣，并因此表 示出有多少個(gè)延遲級(jí)已經(jīng)生成了另一周期性信號(hào)的延遲版本，這等于數(shù)字碼，因?yàn)檠舆t級(jí) 要么已經(jīng)生成要么尚未生成另一周期性信號(hào)的遞增延遲版本。隨著數(shù)字電路封裝(foot print)減小，可以制造具有高分辨率的延遲元件，即，可以產(chǎn)生非常短的延遲，從而可以實(shí) 現(xiàn)高速ADC。所述另一延遲電路可以是延遲鎖定環(huán)(DLL)，該延遲鎖定環(huán)進(jìn)一步包括相位檢測(cè) 器，相位檢測(cè)器包括用于接收另一周期性信號(hào)的第一輸入以及用于從多個(gè)串聯(lián)連接的延遲 級(jí)中最后一級(jí)接收另一周期性信號(hào)的遞增延遲版本的第二輸入，所述相位檢測(cè)器被設(shè)置為 根據(jù)在其第一輸入和第二輸入上的相應(yīng)信號(hào)之間的相位關(guān)系，生成控制信號(hào)用于控制多個(gè) 串聯(lián)連接的延遲級(jí)。這確保了周期性信號(hào)與延遲級(jí)中產(chǎn)生的其遞增延遲對(duì)應(yīng)信號(hào)之間的相 位關(guān)系得以良好保持，因此保證高精度的ADC參考。在實(shí)施例中，延遲電路包括串聯(lián)連接的延遲級(jí)的鏈，用于產(chǎn)生延遲的周期性信號(hào)， 每一級(jí)由另一控制信號(hào)來(lái)控制，所述另一控制信號(hào)包括模擬輸入信號(hào)。與DLL中根據(jù)要延遲的信號(hào)與其延遲對(duì)應(yīng)信號(hào)之間的相位失配來(lái)控制延遲級(jí)相似，該鏈中延遲級(jí)引入的延遲 量可以由用作這些延遲級(jí)的控制信號(hào)的模擬輸入信號(hào)的幅度來(lái)控制。因此，捕獲級(jí)(典型 地，響應(yīng)于延遲的周期性信號(hào)的邊沿)在不同周期(例如，時(shí)鐘周期)中的不同時(shí)刻捕獲另 一延遲電路中延遲級(jí)的狀態(tài)。在實(shí)施例中，所述另一控制信號(hào)包括通過(guò)模擬輸入信號(hào)調(diào)制的所述控制信號(hào)。這 具有如下優(yōu)點(diǎn)周期性信號(hào)與另一周期性信號(hào)之間的相位關(guān)系得以良好保持。在實(shí)施例中，延遲電路中延遲級(jí)的數(shù)目是延遲鎖定環(huán)中延遲級(jí)的數(shù)目的一半。這 具有如下優(yōu)點(diǎn)在延遲電路向周期性信號(hào)引入的理論最大延遲的一半處，另一延遲電路中 一半的延遲級(jí)已經(jīng)生成了另一周期性信號(hào)的遞增延遲版本，因此確保了可以以數(shù)字碼捕獲 模擬信號(hào)的整個(gè)范圍。延遲鎖定環(huán)可以用于將另一周期性信號(hào)延遲整數(shù)個(gè)周期，并且延遲電路可以用于 響應(yīng)于具有最大值的模擬輸入信號(hào)，將周期性信號(hào)延遲所述整數(shù)個(gè)周期。在另一實(shí)施例中，每一捕獲級(jí)包括比較器，該比較器用于將另一周期性信號(hào)的遞 增延遲版本中相應(yīng)一個(gè)與延遲的周期性信號(hào)進(jìn)行比較，這與常規(guī)閃速ADC生成數(shù)字碼的方 式類似。因此，這具有如下優(yōu)點(diǎn)可以使用標(biāo)準(zhǔn)庫(kù)單元來(lái)設(shè)計(jì)本發(fā)明的ADC。這種比較器可 以是模擬比較器，也可以是數(shù)字比較器例如邏輯門如“與”門。在備選實(shí)施例中，每一捕獲級(jí)包括對(duì)延遲的周期性信號(hào)進(jìn)行響應(yīng)的數(shù)據(jù)存儲(chǔ)元 件。因?yàn)榱硪谎舆t電路的延遲級(jí)有效地產(chǎn)生數(shù)字信號(hào)作為輸出，而不是將這些信號(hào)與延遲 電路生成的參考信號(hào)進(jìn)行比較，數(shù)字信號(hào)可以被直接捕獲到隨后的數(shù)據(jù)存儲(chǔ)元件(例如， 多位鎖存器或一串觸發(fā)器)中，這減小了 ADC的封裝，因?yàn)榭梢詮脑O(shè)計(jì)中省略比較器。數(shù)據(jù) 存儲(chǔ)元件可以設(shè)有正反饋，以確保在另一延遲電路中的相應(yīng)延遲級(jí)正在再現(xiàn)另一周期性信 號(hào)的邊沿的過(guò)程中或者由于另一原因而在其輸出中表現(xiàn)出波動(dòng)的情況下，捕獲穩(wěn)定的輸入 值。本發(fā)明的電路可以有利地結(jié)合到電子設(shè)備如集成電路中，或者可以結(jié)合到包括這 種電子電路的設(shè)備中，如視頻信號(hào)處理設(shè)備、移動(dòng)通信設(shè)備、計(jì)算設(shè)備等。根據(jù)本發(fā)明的另一方面，提出了一種將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字碼的方法，包括 根據(jù)模擬輸入信號(hào)值，將周期性信號(hào)延遲；以及將延遲的周期性信號(hào)轉(zhuǎn)換為數(shù)字碼。如前所 述，該方法基于將模擬信號(hào)轉(zhuǎn)換到時(shí)間域中，這具有如下優(yōu)點(diǎn)可以使用相對(duì)小且簡(jiǎn)單的電 路實(shí)現(xiàn)高速模數(shù)轉(zhuǎn)換。優(yōu)選地，所述轉(zhuǎn)換包括生成另一周期性信號(hào)的多個(gè)遞增延遲版本，所述另一周期 性信號(hào)與所述周期性信號(hào)具有已知相位關(guān)系；以及響應(yīng)于所述延遲的周期性信號(hào)，捕獲所 生成的遞增延遲版本。這使得可以直接生成數(shù)字碼，因?yàn)閿?shù)字碼對(duì)應(yīng)于在捕獲時(shí)生成的遞 增延遲版本數(shù)目。


通過(guò)參考附圖，以非限制性示例來(lái)更為詳細(xì)地描述本發(fā)明的實(shí)施例，附圖中圖1示意性示出了現(xiàn)有技術(shù)的閃速ADC ；圖2示意性示出了根據(jù)本發(fā)明的ADC的一般性思想；圖3示意性示出了根據(jù)本發(fā)明實(shí)施例的ADC的一個(gè)方面；
圖4示意性示出了根據(jù)本發(fā)明另一實(shí)施例的ADC的一個(gè)方面；圖5示意性示出了根據(jù)本發(fā)明又一實(shí)施例的ADC的一個(gè)方面；以及圖6示意性示出了根據(jù)本發(fā)明實(shí)施例的ADC的另一方面。
具體實(shí)施例方式應(yīng)當(dāng)理解，附圖僅僅是示意性的，并且沒有按比例繪制。還應(yīng)理解，貫穿附圖使用 相同附圖標(biāo)記來(lái)表示相同或相似部件。本發(fā)明基于如下認(rèn)識(shí)模數(shù)轉(zhuǎn)換可以在時(shí)間域而非電壓域中進(jìn)行。已知在數(shù)字域 生成時(shí)變信號(hào)，例如時(shí)鐘觸發(fā)的計(jì)數(shù)器的輸出或者通過(guò)根據(jù)信號(hào)值對(duì)周期性信號(hào)如時(shí)鐘信 號(hào)進(jìn)行延遲。該原理例如在DLL中應(yīng)用，其中輸入時(shí)鐘信號(hào)與DLL的延遲線中生成的輸入 時(shí)鐘信號(hào)延遲版本之間的相位失配量用來(lái)驅(qū)動(dòng)電荷泵，電荷泵輸出用作DLL的延遲線的延 遲級(jí)中開關(guān)的控制信號(hào)。因此，在時(shí)鐘信號(hào)中引入的延遲量取決于電荷泵產(chǎn)生的控制信號(hào) 的強(qiáng)度。已經(jīng)認(rèn)識(shí)到，該原理也可以用來(lái)延遲周期性信號(hào)如時(shí)鐘信號(hào)，使用模擬輸入信號(hào) 作為控制信號(hào)，其中模擬輸入信號(hào)的強(qiáng)度或值控制向周期性信號(hào)中引入的延遲量。該延遲 可以通過(guò)如上所述生成時(shí)變信號(hào)(表示其值周期性變化的數(shù)字碼)，并使用由延遲的周期 性信號(hào)控制的捕獲級(jí)捕獲數(shù)字碼的實(shí)際值，來(lái)在數(shù)字域中量化。該原理在圖2中示意性示出。級(jí)210生成表示數(shù)字碼的多個(gè)信號(hào)，數(shù)字碼周期性 改變值。延遲電路230也向周期性信號(hào)232中生成延遲，延遲量是延遲電路230所響應(yīng)的 模擬信號(hào)100的值的函數(shù)。延遲后的周期性信號(hào)232用來(lái)觸發(fā)對(duì)數(shù)字碼的實(shí)際值的捕獲， 使得數(shù)字碼對(duì)應(yīng)于由延遲電路230向周期性信號(hào)232中引入的延遲量。因此，模擬信號(hào)100 的不同值通過(guò)在時(shí)間域(而非常規(guī)閃速ADC中的電壓域)區(qū)分而被轉(zhuǎn)換為不同的數(shù)字碼。應(yīng)當(dāng)認(rèn)識(shí)到，重要的是數(shù)字碼的初始值與延遲電路230操縱的周期性信號(hào)適當(dāng)同 步，以確保捕獲的數(shù)字碼值準(zhǔn)確對(duì)應(yīng)于觸發(fā)捕獲事件的模擬信號(hào)的值。例如，這可以通過(guò)使 用與所述周期性信號(hào)具有已知相位關(guān)系的另一周期性信號(hào)控制數(shù)字碼的生成來(lái)予以實(shí)現(xiàn)。 例如，所述周期性信號(hào)和另一周期性信號(hào)可以是相同信號(hào)，例如相同時(shí)鐘信號(hào)，但是應(yīng)當(dāng)理 解，也可以使用具有確定的相位關(guān)系的不同周期性信號(hào)。圖3示意性示出了本發(fā)明的電路實(shí)施例，其中模擬輸入信號(hào)100用來(lái)控制延遲電 路230。延遲電路230在模擬輸入信號(hào)100具有可變電壓的情況下可以視為電壓-時(shí)間轉(zhuǎn) 換器，在模擬輸入信號(hào)100具有可變電流的情況下可以視為電流-時(shí)間轉(zhuǎn)換器。延遲電路 230接收輸入時(shí)鐘信號(hào)CLK，并按如下方式響應(yīng)模擬輸入信號(hào)100 延遲電路230被配置為 將該輸入時(shí)鐘信號(hào)延遲與模擬輸入信號(hào)100的電壓或電流值相對(duì)應(yīng)的量。在數(shù)字域中，使用量化級(jí)205來(lái)量化該延遲，其中量化級(jí)205周期性更新數(shù)字碼， 并在接收到延遲電路230在其輸出上產(chǎn)生的周期性信號(hào)(例如，時(shí)鐘信號(hào)CLK)的延遲版本 時(shí)捕獲數(shù)字碼的當(dāng)前值。在圖3中，量化級(jí)205包括被實(shí)現(xiàn)為DLL的另一延遲電路，該DLL 包括延遲線210以及相位檢測(cè)器214，延遲線210包括多個(gè)串聯(lián)連接的延遲級(jí)212。延遲線 210接收與提供給延遲電路210的周期性信號(hào)具有已知相位關(guān)系的另一周期性信號(hào)。優(yōu)選 地，所述另一周期性信號(hào)和所述周期性信號(hào)是相同信號(hào)(在圖3中為時(shí)鐘信號(hào)CLK)的實(shí) 例。
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由于DLL的工作是公知的，為簡(jiǎn)明起見僅予以簡(jiǎn)單說(shuō)明。選擇延遲線210中延遲 級(jí)212的數(shù)目n，使得η個(gè)延遲級(jí)引入的總延遲對(duì)應(yīng)于整數(shù)C個(gè)周期(即，在給定示例中為 時(shí)鐘周期)。在相位上，每一延遲級(jí)212向時(shí)鐘信號(hào)引入C*TM/n的延遲，其中Tm定義未 延遲的時(shí)鐘信號(hào)。為了使得延遲線210的輸出與時(shí)鐘信號(hào)CLK同相，相位檢測(cè)器214確定 未延遲的時(shí)鐘信號(hào)CLK與延遲線210的輸出之間的相位差，并生成指示所確定的相位差的 控制信號(hào)216，以調(diào)整延遲級(jí)212中的延遲，直至延遲線210的整個(gè)延遲對(duì)應(yīng)于C，即，直至 延遲線210的輸出與輸入時(shí)鐘信號(hào)CLK同相。本領(lǐng)域技術(shù)人員可容易地獲得延遲級(jí)212的許多不同實(shí)施方式，因?yàn)镈LL已被熟 知多年。由于該原因，為了簡(jiǎn)明起見，不再進(jìn)一步討論延遲級(jí)的實(shí)施細(xì)節(jié)。可以說(shuō)，可以使 用任何合適的延遲級(jí)設(shè)計(jì)。在圖3所示的實(shí)施例中，一定數(shù)目的延遲級(jí)212的輸出連接至量化級(jí)205的捕獲 電路的比較器220的相應(yīng)輸入。延遲級(jí)212以及相應(yīng)的捕獲電路220的數(shù)目典型地對(duì)應(yīng)于 要生成的數(shù)字碼的位長(zhǎng)。在實(shí)施例中，所有延遲級(jí)212各自的輸出連接至捕獲電路220，但 是也可以選擇任意數(shù)目的延遲級(jí)212，S卩，小于延遲線210中延遲級(jí)212總數(shù)的數(shù)目。在圖3中，比較器220(可以是模擬或數(shù)字比較器)在其另一輸入上接收延遲后的 周期性信號(hào)232，并在其輸出上生成N位數(shù)字碼的一位，如符號(hào)bi-bN所示。輸出bi-bN典型 地被饋送至捕獲電路如鎖存器(未示出)，該捕獲電路還響應(yīng)于延遲周期性信號(hào)232的邊 沿，使得根據(jù)延遲周期性信號(hào)232的邊沿，來(lái)采樣與模擬輸入信號(hào)100相對(duì)應(yīng)的數(shù)字碼。應(yīng) 當(dāng)理解，可能需要隨后將捕獲電路與用來(lái)控制對(duì)數(shù)字碼進(jìn)行處理的后繼信號(hào)處理級(jí)的時(shí)鐘 信號(hào)進(jìn)行同步。為此目的，可以使用任何合適的同步技術(shù)。在操作中，時(shí)鐘信號(hào)CLK由延遲線210和延遲電路230同時(shí)(或者具有已知的相 位差)接收。延遲線中的延遲級(jí)212有效地生成時(shí)鐘信號(hào)CLK的延遲版本，使得時(shí)鐘信號(hào) 的邊沿可以視為隨著時(shí)間波動(dòng)(ripple)通過(guò)延遲線210。同時(shí)，延遲電路230將時(shí)鐘信號(hào) CLK的邊沿延遲由模擬信號(hào)100的值所指示的時(shí)間量。當(dāng)延遲電路230產(chǎn)生時(shí)鐘信號(hào)CLK 的延遲版本232時(shí)，或者更準(zhǔn)確地說(shuō)，產(chǎn)生延遲時(shí)鐘信號(hào)232的邊沿時(shí)，比較器220將延遲 級(jí)212的內(nèi)容與延遲時(shí)鐘信號(hào)232的值(即，高狀態(tài)或低狀態(tài))相比較。使用N = 4的非限制性示例，來(lái)更為詳細(xì)地對(duì)此予以說(shuō)明。延遲電路230被配置 為引入取決于模擬輸入信號(hào)100值的延遲。該信號(hào)例如可以從-ν至+V改變。在-V時(shí)，延 遲電路230將僅向時(shí)鐘信號(hào)CLK中引入最小延遲量，使得輸出信號(hào)232基本上是時(shí)鐘信號(hào) CLK的非延遲版本，并且尚無(wú)延遲元件212產(chǎn)生其輸入信號(hào)的延遲版本；而在+V時(shí)，延遲電 路230將向時(shí)鐘信號(hào)CLK中添加允許的最大延遲，使得與比較器220相連的所有延遲元件 212將產(chǎn)生延遲線210的輸入信號(hào)的延遲版本。因此，對(duì)于值為-V的模擬輸入信號(hào)100，尚無(wú)延遲級(jí)212產(chǎn)生時(shí)鐘信號(hào)CLK的延遲 版本，從而所有比較器220從延遲級(jí)212捕獲相同狀態(tài)，并因此產(chǎn)生相同輸出比特值，例如 數(shù)字碼0000。對(duì)于值為+V的模擬輸入信號(hào)100，所有延遲級(jí)212將產(chǎn)生時(shí)鐘信號(hào)CLK的延 遲版本，從而所有比較器220從延遲級(jí)212捕獲相同狀態(tài)，并因此產(chǎn)生相同輸出比特值，例 如數(shù)字碼1111。對(duì)于模擬輸入信號(hào)100的中間值，例如0V，前一半延遲級(jí)212將產(chǎn)生時(shí)鐘 信號(hào)CLK的延遲版本，從而比較器220產(chǎn)生數(shù)字碼1100。應(yīng)當(dāng)理解，通過(guò)這種方式，可以針 對(duì)模擬輸入信號(hào)100的各種值，生成完全溫度計(jì)碼。
就此，需要強(qiáng)調(diào)的是，在圖3中，將量化級(jí)205中的所述另一延遲電路實(shí)現(xiàn)為DLL， 這僅僅作為非限制性示例。其他實(shí)施方式也是可行的，例如N位計(jì)數(shù)器，該N位計(jì)數(shù)器響應(yīng) 于頻率為N*faK的本地時(shí)鐘或振蕩器，其中fM是提供給延遲電路230的時(shí)鐘的頻率。在該 實(shí)施例中，當(dāng)延遲電路230產(chǎn)生延遲時(shí)鐘信號(hào)230時(shí)，可以捕獲計(jì)數(shù)器值作為數(shù)字碼。饋送 至延遲電路230的周期性信號(hào)的選定邊沿可以用來(lái)復(fù)位N位計(jì)數(shù)器。在另一實(shí)施例中，計(jì) 數(shù)器生成的數(shù)字碼可以是實(shí)際的位模式，因此無(wú)需額外的解碼級(jí)，這還具有減小ADC面積 的優(yōu)點(diǎn)，因?yàn)锳DC不需要2n-1級(jí)來(lái)生成2n-1碼字以解碼N位位模式，而是只需要N位計(jì)數(shù)器?？蛇x地，可以提供N位移位寄存器，向該移位寄存器中周期性插入固定邏輯值，例 如邏輯“1”，因此代表了溫度計(jì)碼的建立。移位寄存器由未延遲的時(shí)鐘信號(hào)來(lái)復(fù)位或初始 化，以便僅包含互補(bǔ)邏輯值，例如，全部為邏輯“0”。本領(lǐng)域技術(shù)人員可以想到用來(lái)生成這種 周期性更新的數(shù)字碼的電路的其他合適示例。圖4示出了根據(jù)本發(fā)明的ADC的備選實(shí)施例，其中量化級(jí)205的比較器220被數(shù) 據(jù)存儲(chǔ)元件320例如觸發(fā)器或鎖存器所替代。數(shù)據(jù)存儲(chǔ)元件320的控制(捕獲)端子連接 至延遲電路230的輸出；即，響應(yīng)于延遲后的周期性信號(hào)232的邊沿。這具有實(shí)現(xiàn)更為緊湊 的ADC的優(yōu)點(diǎn)，因?yàn)椴恍枰~外的捕獲鎖存器。數(shù)據(jù)存儲(chǔ)元件320可以將數(shù)字碼直接提供 給其他處理裝置(未示出)如溫度計(jì)碼解碼器以便將數(shù)字碼轉(zhuǎn)換為位模式。該實(shí)施例特別適于與產(chǎn)生穩(wěn)定數(shù)字值的另一延遲電路如N位計(jì)數(shù)器一起使用。但 是，數(shù)據(jù)存儲(chǔ)元件320也可以與DLL結(jié)合使用。每一數(shù)據(jù)存儲(chǔ)元件320可以具有正反饋回 路(未示出)，以確保從所述另一延遲電路捕獲穩(wěn)定值。為了將數(shù)據(jù)存儲(chǔ)元件320的輸出與 后繼處理電路(未示出)的未延遲時(shí)鐘信號(hào)進(jìn)行同步，可以設(shè)置同步鎖存器350，該同步鎖 存器350適于在未延遲時(shí)鐘信號(hào)的控制之下捕獲輸出bl-bN，所述未延遲時(shí)鐘信號(hào)例如由 延遲線210的最后延遲級(jí)212的輸出提供，該最后延遲級(jí)212產(chǎn)生延遲了整數(shù)個(gè)周期的時(shí) 鐘信號(hào)，這等于未延遲的時(shí)鐘信號(hào)。圖5示出了根據(jù)本發(fā)明的ADC的另一備選實(shí)施例，其中對(duì)模擬信號(hào)100進(jìn)行響應(yīng) 的延遲電路被實(shí)現(xiàn)為包括多個(gè)串聯(lián)連接的延遲級(jí)432的延遲線或延遲鏈430，延遲線430的 輸出產(chǎn)生延遲后的周期性信號(hào)232，S卩，圖4中的延遲時(shí)鐘信號(hào)232。延遲級(jí)432由相位比 較器214生成的控制信號(hào)216來(lái)控制，控制信號(hào)216通過(guò)與模擬輸入信號(hào)100相加而被調(diào) 制，如圖5所示。在實(shí)施例中，延遲級(jí)432具有與延遲級(jí)212相同的設(shè)計(jì)，其中延遲線212中分別與 比較器220耦合的延遲級(jí)212數(shù)目是延遲鏈430中延遲級(jí)432數(shù)目的兩倍。例如，這對(duì)于 模擬輸入信號(hào)100的值能夠從-V到+V變化的ADC而言是有利的實(shí)施例，因?yàn)檫@確保了在 模擬輸入信號(hào)100具有OV的值時(shí)，延遲線430的延遲是延遲線210的延遲的一半，從而在 延遲鏈430生成周期性信號(hào)232的延遲邊沿時(shí)有一半的延遲級(jí)212已經(jīng)產(chǎn)生了延遲的另一 周期性信號(hào)。顯然，ADC可以配置來(lái)處理任意給定范圍中的模擬輸入信號(hào)100，例如從任意 最小電壓Vmin到任意最大電壓Vmax。在此，需要重申的是，所述另一延遲電路(即圖4中的DLL和比較器220)所生成 的數(shù)字碼不必一定是溫度計(jì)碼。例如，延遲級(jí)212可被設(shè)計(jì)為具有固有延遲，該固有延遲是 延遲級(jí)432在僅受到控制信號(hào)216作用時(shí)所引入的延遲量的一半。延遲時(shí)間的這種改變可以通過(guò)許多合適的方式來(lái)實(shí)現(xiàn)，這對(duì)于本領(lǐng)域技術(shù)人員而言是明顯的，例如通過(guò)改變形成 這些延遲級(jí)的晶體管的晶體管尺寸。在上述實(shí)施例中，生成了溫度計(jì)碼，其中僅有延遲線210的輸入時(shí)鐘CLK的第一 邊沿用來(lái)生成數(shù)字碼。這具有如下優(yōu)點(diǎn)時(shí)鐘的占空比不必嚴(yán)格控制，只要占空比至少為 50%。然而，對(duì)于具有接近完美占空比的良好限定時(shí)鐘信號(hào)，可以利用時(shí)鐘信號(hào)的兩個(gè)邊 沿，下面將更詳細(xì)地予以說(shuō)明。在延遲線210中包括的分別與比較器220耦合的延遲級(jí)數(shù)目與延遲級(jí)432數(shù)目相 同的配置中，這導(dǎo)致在延遲級(jí)212和432具有相同設(shè)計(jì)的情況下溫度計(jì)碼向上計(jì)數(shù)隨后再 向下計(jì)數(shù)。這可以通過(guò)模擬輸入信號(hào)具有OV值的示例來(lái)理解，在這種情況下，相同的延遲 級(jí)212和432由相同的信號(hào)來(lái)控制，即，僅由控制信號(hào)216來(lái)控制，從而在電路430生成延 遲信號(hào)232時(shí)，所有延遲級(jí)212將產(chǎn)生延遲線210的輸入時(shí)鐘信號(hào)邊沿的延遲版本。換言 之，所有延遲級(jí)212在此時(shí)產(chǎn)生高信號(hào)。因此，在該實(shí)施例中，時(shí)鐘信號(hào)CLK的正邊沿和負(fù)邊沿在對(duì)饋送至比較器220的延 遲線210輸出進(jìn)行解譯時(shí)均予以考慮。在該實(shí)施例中，如前所述，重要的是輸入時(shí)鐘信號(hào) CLK的占空比不會(huì)嚴(yán)重偏離50%，以確保溫度計(jì)碼的向下計(jì)數(shù)在正確的時(shí)刻開始。例如，對(duì)于4位溫度計(jì)碼，取決于模擬輸入信號(hào)100的值，會(huì)生成如下八個(gè)編碼的 集合{0000，1000，1100，1110，1111，0111，0011，0001}。更一般地，N 位編碼將生成總共 2N 個(gè)編碼，而與常規(guī)N位溫度計(jì)碼生成N+1個(gè)編碼不同。這對(duì)于ADC的總體規(guī)模是有利的，因 為對(duì)N位位模式進(jìn)行編碼所需的編碼比特?cái)?shù)為2H，而非基于常規(guī)溫度計(jì)碼的設(shè)計(jì)所需的 2N-1，因此節(jié)省約50%的面積。該思想可以以多種方式改變。例如，如果捕獲電路(在此，由比較器220構(gòu)成)能 夠區(qū)分延遲周期性信號(hào)232的正邊沿和負(fù)邊沿，量化級(jí)(即，圖5中的DLL)生成的編碼的 分辨率可以再次加倍，因?yàn)橹芷谛孕盘?hào)的正邊沿可以被解譯為邏輯“1”，而負(fù)信號(hào)可以被解 譯為邏輯“0”，從而前述編碼集合可以在周期性信號(hào)(即，圖4中的輸入時(shí)鐘CLK)的單個(gè) 周期中生成兩次，其中每一編碼擴(kuò)展了時(shí)鐘邊沿檢測(cè)位，使得編碼的完整集合變?yōu)橐?000， 01000,01100,01110,01111,00111,00011,00001 ；丄0000，丄1000，丄1100，丄1110，丄1111， 10111,10011,10001}。為清楚起見，邊沿檢測(cè)位加了下劃線，從而N位編碼可以用來(lái)生成4N 個(gè)編碼，由此將用于對(duì)N位位模式進(jìn)行編碼所需的編碼比特?cái)?shù)減少為2N_2。如前所述，量化級(jí)205的所述另一延遲電路可以將延遲后的周期性信號(hào)232直接 轉(zhuǎn)換為位模式，或者可選地，轉(zhuǎn)換為數(shù)字碼如溫度計(jì)碼。這種數(shù)字碼隨后可以由任意合適解 碼級(jí)進(jìn)行解碼，例如如圖6所示，圖6示意性示出了模擬輸入信號(hào)100對(duì)延遲電路230的控 制以及將量化后的延遲周期性信號(hào)(即，編碼比特bi-bN)轉(zhuǎn)發(fā)至解碼級(jí)140，解碼級(jí)140適 于響應(yīng)于接收到的量化延遲周期性信號(hào)232來(lái)產(chǎn)生位模式150以便進(jìn)一步處理，例如由DSP 處理。在延遲電路230與解碼級(jí)140之間可以存在數(shù)據(jù)存儲(chǔ)元件如鎖存器(未示出)，如前 所述。解碼級(jí)140可以以任何合適方式來(lái)校準(zhǔn)，以便響應(yīng)于量化級(jí)產(chǎn)生的編碼Id1-IDn來(lái)產(chǎn) 生正確的位模式。這種校準(zhǔn)對(duì)于本領(lǐng)域技術(shù)人員而言是常規(guī)例程，因此為簡(jiǎn)明起見不再進(jìn) 一步詳細(xì)說(shuō)明。根據(jù)本發(fā)明，提供了一種ADC，能夠以亞微米技術(shù)進(jìn)行高速模數(shù)轉(zhuǎn)換，卻只需要與常規(guī)ADC轉(zhuǎn)換器相比小得多的面積。盡管本發(fā)明的ADC可以用在任何應(yīng)用中，但是可以預(yù) 見，本發(fā)明的ADC特別有利于不需要高精度ADC的Σ-Δ環(huán)路，從而即便本發(fā)明的ADC被提 供針對(duì)量化級(jí)205和延遲級(jí)230的相應(yīng)帶噪聲參考信號(hào)或者這些信號(hào)之間的相位關(guān)系沒有 準(zhǔn)確定義，或者ADC的誤差率高于預(yù)期的其他情況下，也可以成功實(shí)現(xiàn)ADC，而不會(huì)破壞整 個(gè)集成電路的性能。 應(yīng)該指出，上述實(shí)施例旨在說(shuō)明而非限制本發(fā)明，本領(lǐng)域技術(shù)人員在不脫離所附 權(quán)利要求的前提下能夠設(shè)計(jì)許多備選實(shí)施例。在權(quán)利要求中，置于括號(hào)中的參考符號(hào)不應(yīng) 解釋為限制權(quán)利要求。詞語(yǔ)“包括”不排除權(quán)利要求中所列元件或步驟之外其他元件或步 驟的存在。元件之前的詞語(yǔ)“一”或“一種”不排除多個(gè)這種元件的存在。本發(fā)明可以通過(guò) 包括若干不同元件的硬件來(lái)實(shí)現(xiàn)。在列舉若干裝置的設(shè)備權(quán)利要求中，這些裝置中的一些 可以通過(guò)同一硬件來(lái)實(shí)現(xiàn)。在不同從屬權(quán)利要求中敘述特定措施的事實(shí)并不表示這些措施 不能有利地組合使用。
權(quán)利要求
1.一種用于將模擬輸入信號(hào)(100)轉(zhuǎn)換為數(shù)字碼(bi-bN)的電路，包括延遲電路030)，用于根據(jù)模擬輸入信號(hào)值，生成具有延遲的周期性信號(hào)(CLK)；以及量化級(jí)005)，用于將延遲的周期性信號(hào)(23 轉(zhuǎn)換為數(shù)字碼。
2.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括解碼級(jí)(140)，用于將數(shù)字碼(bi-bN)解碼 為位模式(150)。
3.根據(jù)權(quán)利要求1或2所述的電路，其中，數(shù)字碼(bi-bN)是溫度計(jì)碼。
4.根據(jù)權(quán)利要求1-3中任一項(xiàng)所述的電路，其中，量化級(jí)(20 包括另一延遲電路010，214)，用于接收與所述周期性信號(hào)(CLK)具有已知相位關(guān)系的另 一周期性信號(hào)作為輸入，且包括多個(gè)串聯(lián)連接的延遲級(jí)012)，每一延遲級(jí)用于產(chǎn)生所述另 一周期性信號(hào)的遞增延遲版本；以及捕獲電路，具有對(duì)延遲的周期性信號(hào)(23 進(jìn)行響應(yīng)的多個(gè)捕獲級(jí)020，320)，每一捕 獲級(jí)被設(shè)置為接收所述另一周期性信號(hào)的所述遞增延遲版本中相應(yīng)一個(gè)。
5.根據(jù)權(quán)利要求4所述的電路，其中，所述另一延遲電路(210，214)是延遲鎖定環(huán)，該 延遲鎖定環(huán)進(jìn)一步包括相位檢測(cè)器014)，相位檢測(cè)器包括用于接收所述另一周期性信號(hào) 的第一輸入以及用于從所述多個(gè)串聯(lián)連接的延遲級(jí)012)中最后一級(jí)接收所述另一周期 性信號(hào)的遞增延遲版本的第二輸入，所述相位檢測(cè)器被設(shè)置為根據(jù)在其第一輸入和第二輸 入上的相應(yīng)信號(hào)之間的相位關(guān)系，生成控制信號(hào)016)，所述控制信號(hào)(216)用于控制所述 多個(gè)串聯(lián)連接的延遲級(jí)012)。
6.根據(jù)權(quán)利要求5所述的電路，其中，延遲電路(230)包括延遲級(jí)032)的鏈，所述延 遲級(jí)G32)的鏈用于產(chǎn)生所述延遲的周期性信號(hào)032)，每一級(jí)由另一控制信號(hào)來(lái)控制，所 述另一控制信號(hào)包括模擬輸入信號(hào)(100)。
7.根據(jù)權(quán)利要求6所述的電路，其中，所述另一控制信號(hào)包括通過(guò)模擬輸入信號(hào)(100) 調(diào)制的所述控制信號(hào)016)。
8.根據(jù)權(quán)利要求6所述的電路，其中，延遲電路中延遲級(jí)(43 的數(shù)目是延遲鎖定環(huán)中 延遲級(jí)012)的數(shù)目的一半。
9.根據(jù)權(quán)利要求3-8中任一項(xiàng)所述的電路，其中，延遲鎖定環(huán)用于將所述另一周期性 信號(hào)延遲整數(shù)個(gè)周期。
10.根據(jù)權(quán)利要求9所述的電路，其中，延遲電路(230)用于響應(yīng)于具有最大值的模擬 輸入信號(hào)(100)，將所述周期性信號(hào)(CLK)延遲所述整數(shù)個(gè)周期。
11.根據(jù)權(quán)利要求3-10中任一項(xiàng)所述的電路，其中，每一捕獲級(jí)(220)包括比較器，該 比較器用于將所述另一周期性信號(hào)的所述遞增延遲版本中相應(yīng)一個(gè)與所述延遲的周期性 信號(hào)(232)進(jìn)行比較。
12.根據(jù)權(quán)利要求3-10中任一項(xiàng)所述的電路，其中，每一捕獲級(jí)包括對(duì)所述延遲的周 期性信號(hào)(23 進(jìn)行響應(yīng)的數(shù)據(jù)存儲(chǔ)元件(320)。
13.一種電子設(shè)備，包括權(quán)利要求1-12中任一項(xiàng)所述的電路。
14.一種將模擬輸入信號(hào)(100)轉(zhuǎn)換為數(shù)字碼(bfbN)的方法，包括根據(jù)模擬輸入信號(hào)值，將周期性信號(hào)(CLK)延遲；以及將延遲的周期性信號(hào)(23 轉(zhuǎn)換為數(shù)字碼。
15.根據(jù)權(quán)利要求14所述的方法，其中，所述轉(zhuǎn)換包括生成另一周期性信號(hào)的多個(gè)遞增延遲版本，所述另一周期性信號(hào)與所述周期性信號(hào) (CLK)具有已知相位關(guān)系；以及響應(yīng)于所述延遲的周期性信號(hào)032)，捕獲所生成的遞增延遲版本。
全文摘要
公開了一種用于將模擬輸入信號(hào)(100)轉(zhuǎn)換為數(shù)字碼(b1-bN)的電路，包括延遲電路(230)，用于根據(jù)模擬輸入信號(hào)值，生成具有延遲的周期性信號(hào)(CLK)；以及量化級(jí)(205)，用于將延遲的周期性信號(hào)(232)轉(zhuǎn)換為數(shù)字碼。該電路將模擬電壓或電流轉(zhuǎn)換到時(shí)間域中，因此有助于以亞微米技術(shù)特別是CMOS技術(shù)實(shí)現(xiàn)高速模數(shù)轉(zhuǎn)換器。還公開了一種將模擬輸入信號(hào)(100)轉(zhuǎn)換為數(shù)字碼(b1-bN)的方法。
文檔編號(hào)H03M1/12GK102082573SQ201010568229
公開日2011年6月1日 申請(qǐng)日期2010年11月29日 優(yōu)先權(quán)日2009年11月30日
發(fā)明者羅伯特·H·M·范費(fèi)爾德溫 申請(qǐng)人:Nxp股份有限公司