專利名稱：高速高精度記錄儀及其采樣數(shù)據(jù)自校正和高位匹配方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號采樣和存儲的記錄儀技術(shù)范疇，尤其涉及一種高速高精度記錄儀 及其采樣數(shù)據(jù)自校正和高位匹配方法。
背景技術(shù)：
通常采樣速率10KSPS(Kil0_SampleS Per Second)以下的稱為低速數(shù)據(jù)采樣記錄 儀；10KSPS 10MSPS為中速，10MSPS 100MSPS則為高速。高速數(shù)據(jù)采樣記錄儀廣泛應(yīng)用 在雷達、導(dǎo)彈、通信、聲納、遙感、地質(zhì)勘探、振動工程、無損檢測、智能儀器、語音處理、激光 多普勒測速、光時間域反射測量、物質(zhì)光譜學(xué)與光譜測量、生物醫(yī)學(xué)工程等多個領(lǐng)域；研制 和生產(chǎn)高速記錄儀的公司有美國的SEAKR ENGINEERING, Inc公司、Ray-theon，Inc公司、 TEACAmerica, Inc.公司、法國的 ALCATEL SPACE 公司、加拿大的 Reach Technologie 等公 司，以及國內(nèi)的中電30所。高速記錄儀的設(shè)計思路主要有兩種一種是直接采用滿足采樣 速率技術(shù)指標(biāo)的單片ADC(Analogue-to-DigitalConverters)芯片來實現(xiàn)，另一種是應(yīng)用 多片速率較低的ADC芯片、通過交替采樣再復(fù)合的途徑來實現(xiàn)。前者的優(yōu)點是芯片數(shù)少、電 路簡單；但高采樣速率下的高速數(shù)據(jù)在傳輸和存儲時受到記錄儀DSP (或MCU)、存儲器和其 他器件速度的限制，以采樣速率100MSPS的ADC為例相鄰采樣數(shù)據(jù)的時差僅10ns，即使采 取代價不菲的技術(shù)措施，現(xiàn)有技術(shù)條件下記錄儀無法完全杜絕A/D數(shù)據(jù)的丟失；另一方面， 高速數(shù)據(jù)因輻射產(chǎn)生干擾、高速變化的數(shù)字信號在傳輸過程中還帶來振鈴、反射、串?dāng)_等一 系列問題，甚至布線中的小缺陷亦會降低系統(tǒng)的信噪比；因此單片ADC高速采樣方案有相 當(dāng)?shù)募夹g(shù)難度，而且采購困難、價格昂貴的高速器件使記錄儀成本居高不下。后者即所謂 的“時間交叉采樣模數(shù)轉(zhuǎn)換”(Black、Hedger，1980)-采用多片速率較低的ADC芯片、通過 交替采樣再復(fù)合的途徑實現(xiàn)高速采樣，該方案是一種進行高速采樣非常有效的低成本成熟 技術(shù)；缺點在于電路較復(fù)雜，多個ADC通道間的不匹配(失配)會導(dǎo)致采樣后的信號難以 無失真的復(fù)合?！皶r間交叉采樣”的基本原理如下采樣電路由M個ADC通道構(gòu)成，主采樣 時鐘頻率為fs/M，每個通道之間的時鐘信號有Ι/fs的時間延遲，這樣在一個主時鐘周期M/ fs中M個通道共完成了 M次采樣，系統(tǒng)的等效采樣速率為fs，為單通道采樣率的M倍。“時 間交叉采樣”技術(shù)歷時三十年的發(fā)展，已在8bit分辨率精度的數(shù)據(jù)采樣記錄儀中獲得成功 應(yīng)用；因為動態(tài)范圍為50dB的Sbit分辨率精度的數(shù)據(jù)采樣記錄儀，允許ADC通道之間有 0. 25%的增益失配和5Ps的時鐘偏移誤差，上述誤差指標(biāo)在現(xiàn)有技術(shù)條件下不難實現(xiàn)。但 在12/14bit精度的數(shù)據(jù)采樣記錄儀中，“時間交叉采樣”技術(shù)始終難有作為；主要障礙就在 于ADC通道間的失配已超出記錄儀精度的允許范圍，而提高ADC通道間的匹配精度有賴于 IC芯片材料、設(shè)計技術(shù)和制造工藝的突破。多ADC通道間的失配包括增益失配、失調(diào)/零位(offset/zero)失配和時間失 配等，目前業(yè)界的關(guān)注點是采樣數(shù)據(jù)的后處理技術(shù)一先進的濾波器組法AFB (Advanced Filter Bank，簡稱AFB) ；AFB采用一組數(shù)字校準(zhǔn)傳輸函數(shù)來處理每一路ADC的輸出數(shù)據(jù)，從 而得到一組校準(zhǔn)后的輸出；數(shù)字校準(zhǔn)傳輸函數(shù)包括多種數(shù)字濾波方法(FIR、HR等)，借助AFB可改善多ADC通道間的增益、相位和失調(diào)的匹配精度。圍繞AFB展開的探索是有益的， 但存在相當(dāng)?shù)木窒扌允紫?，AFB本質(zhì)上是一種事后補救的方法，因為ADC通道間的失配造 成了記錄儀采樣數(shù)據(jù)的失真，再由AFB對已失真數(shù)據(jù)進行濾波處理；其次，AFB是在某種假 設(shè)條件下基于通道間失配的頻譜分布特性設(shè)計的，存在相當(dāng)?shù)木窒扌?；最后，濾波器對失真 數(shù)據(jù)的濾波是有代價的一損失采樣數(shù)據(jù)蘊含的有效信息(有時甚至是至關(guān)重要的細(xì)節(jié)信 息)，AFB濾波器自然不能例外、獨善其身一濾除通道間失配所造成的失真的同時、或多或 少要損失采樣數(shù)據(jù)蘊含的有效信息。因此，有必要研究一種消除ADC通道間失配負(fù)面效應(yīng) 的更有效的方法。迄今為止，“時間交叉采樣”的代表性研究成果如下1.發(fā)明專利“.計算機結(jié)構(gòu)/外設(shè)互連總線高速超聲信號采樣卡”(專利號 ZL00113719. 0)，提出通過對進入采樣卡的時鐘信號進行移相控制，用多塊相同的采樣卡相 互配合，在較低的時鐘頻率下，用高速模/數(shù)轉(zhuǎn)換芯片和存儲器在通用的計算機ISA/PCI總 線上實現(xiàn)高速采樣。2.文獻“高速數(shù)字存儲示波器前端電路設(shè)計”(張宇翔，自動化儀表，2010. 04)，提 出m個并行ADC對模擬信號進行變換，各ADC的采樣時鐘依次錯開一個固定相位O π /m)， 使各ADC以固定的時間間隔依次對輸入信號進行變換，輸出的數(shù)據(jù)流由每一個通道輸出的 數(shù)據(jù)按相同的順序交叉產(chǎn)生，等效將ADC采樣速率提高了 m倍。顯然，上述研究成果的前提是采樣時鐘相位的精準(zhǔn)控制，技術(shù)上精確控制高速采 樣的時鐘相位是非常困難的，因此，有必要開發(fā)能精確控制ADC并行采樣的易實現(xiàn)的替代 技術(shù)。必須指出，“時間交叉采樣”需對多片速率較低ADC芯片的采樣數(shù)據(jù)按序復(fù)合；而 信號的高速采樣、處理、存儲過程中，至今尚不能完全排除A/D數(shù)據(jù)的丟失。就工程角度而 言，小概率的A/D數(shù)據(jù)丟失對單片ADC高速采樣的影響非常有限，多數(shù)情況下可忽略不計； 但不能無視小概率A/D數(shù)據(jù)丟失對多片ADC高速采樣的影響因為在多ADC通道采樣數(shù)據(jù) 的按序復(fù)合處理時，某ADC通道的數(shù)據(jù)丟失除數(shù)據(jù)本身外，還將波及該通道的所有后續(xù)A/D 采樣數(shù)據(jù)一即該通道所有后續(xù)數(shù)據(jù)對其它通道A/D數(shù)據(jù)的錯位，顯然局部的、孤立的A/D 數(shù)據(jù)丟失被演變成了關(guān)聯(lián)的全局出錯，真可謂“失之毫厘，差之千里”。因此，有必要尋找一 種能將A/D數(shù)據(jù)丟失的影響限止在局部、孤立范圍內(nèi)的有效方法。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)的不足，提供一種高速高精度記錄儀及其采樣數(shù)據(jù) 自校正和高位匹配方法。高速高精度記錄儀包括信號調(diào)理模塊、第一 ADC模塊、第二 ADC模塊、第三ADC模 塊、第四ADC模塊、第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO模塊、第一 SDRAM模塊、第二 SDRAM模塊、基準(zhǔn)電壓源模塊、時鐘信號模塊、主從架構(gòu)控制模塊，基準(zhǔn)電 壓源模塊包括基準(zhǔn)電壓源芯片ADR433和八選一模擬開關(guān)⑶4051，主從架構(gòu)控制模塊包括 FPGA單元、ARM單元；信號調(diào)理模塊與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC 模塊相連，第一 ADC模塊與基準(zhǔn)電壓源模塊和第一 FIFO模塊相連，第二 ADC模塊與基準(zhǔn)電 壓源模塊和第二 FIFO模塊相連，第三ADC模塊與基準(zhǔn)電壓源模塊和第三FIFO模塊相連，第 四ADC模塊與基準(zhǔn)電壓源模塊和第四FIFO模塊相連，第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO模塊與FPGA單元、ARM單元相連，F(xiàn)PGA單元與第一 SDRAM模塊、第二 SDRAM模塊、ARM單元、時鐘信號模塊相連，時鐘信號模塊的4路LVDS的A端時鐘信號分別 與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊的CLK端口相連，4路LVDS的 B端時鐘信號與第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO模塊的LDCKA、 LDCKB端口相連；4路LVDS的A端時鐘信號線路和4路LVDS的B端時鐘信號線路在PCB布 線時采用蛇形線微調(diào)線長技術(shù)調(diào)整時鐘信號線長度，使時鐘信號線長度一致；
信號調(diào)理模塊對記錄儀輸入的模擬信號進行信號調(diào)理和放大，處理后的信號送至 第一 ADC模塊、第二 ADC模塊、第三ADC模塊和第四ADC模塊，第一 ADC模塊、第二 ADC模塊、 第三ADC模塊和第四ADC模塊的CLK端口分別接受來自時鐘信號模塊的4路LVDS的A端時 鐘信號對信號調(diào)理模塊送入的信號進行交替采樣，基準(zhǔn)電壓模塊為第一 ADC模塊、第二 ADC 模塊、第三ADC模塊和第四ADC模塊提供基準(zhǔn)電壓以及上電初始化時的自校正基準(zhǔn)電壓，第 一 FIFO模塊接受第一 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第二 FIFO模塊接 受第二 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第三FIFO模塊接受第三ADC模 塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第四FIFO模塊接受第四ADC模塊的采樣數(shù)據(jù) 與FPGA單元的時間戳序列號，F(xiàn)PGA單元作為從控單元提供時鐘信號模塊時序控制邏輯，控 制采樣、封裝、傳輸、存儲等操作，ARM單元作為主控單元協(xié)調(diào)記錄儀的按序運行、采樣數(shù)據(jù) 的后處理、人機交互與顯示、以及與上位機的通信等，第一 SDRAM模塊、第二 SDRAM模塊接受 來自ARM模塊處理后的采樣數(shù)據(jù)。 所述的基準(zhǔn)電壓源模塊、第一 ADC模塊和ARM單元的電路為模擬電路電源Vcc與 電容Cl、電容C2的一端、ADR433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián) 后接地；ADR433的GND端接地，ADR433的Vout端與電阻Rl的一端相連；電阻Rl的另一端 與電阻R2、電阻R7的一端、電容C3的一端、電容C4的一端、八選一模擬開關(guān)⑶4051的7IN/ OUT端相連；電阻R2的另一端與電阻R3的一端、電阻R5的一端、電容C5的一端、電容C6的 一端、第一 ADC模塊的VREF端相連；電阻R3的另一端與電阻R4的一端相連；電阻R4的另 一端接地；電阻R5的另一端與第一 ADC模塊的VINB端相連；電容C5的另一端、電容C6的 另一端并聯(lián)后接地；電阻R7的另一端與電阻R8的一端、八選一模擬開關(guān)⑶4051的6IN/0UT 端相連；電阻R8的另一端與電阻R9的一端、八選一模擬開關(guān)⑶4051的5IN/0UT端相連；電 阻R9的另一端與電阻RlO的一端、八選一模擬開關(guān)⑶4051的4IN/0UT端相連；電阻RlO的 另一端與電阻Rll的一端、八選一模擬開關(guān)⑶4051的3IN/0UT端相連；電阻Rll的另一端 與電阻R12的一端、八選一模擬開關(guān)⑶4051的2IN/0UT端相連；電阻R12的另一端與電阻 R13的一端、八選一模擬開關(guān)⑶4051的1IN/0UT端相連；電阻R13的另一端與八選一模擬開 關(guān)CD4051的0IN/0UT端并聯(lián)后接地；八選一模擬開關(guān)CD4051的0UT/IN端與電阻R14、R15 的一端相連；八選一模擬開關(guān)⑶4051的A端與ARM單元的GPO [13]端相連；八選一模擬開 關(guān)⑶4051的B端與ARM單元的GPO [13]端相連；八選一模擬開關(guān)⑶4051的C端與ARM單 元的GPO [13]端相連；八選一模擬開關(guān)CD4051的INH端與ARM單元的GPO [13]端相連；電 阻R14的另一端接地；電阻R15的另一端與運放AD9631的引腳3相連；運放AD9631的引腳 2與電阻R16、R17的一端相連；運放AD9631的引腳6與電阻R17的另一端、電阻R6的一端 相連；電阻R16的另一端接地；電阻R6的另一端與第一 ADC模塊VINA端相連；第一 ADC模 塊的REFCOM端與SENSE端并聯(lián)后接地。
一種高速高精度記錄儀的采樣數(shù)據(jù)自校正方法是基準(zhǔn)電壓經(jīng)7個電阻分壓得到 8個基準(zhǔn)電壓Vp V2、V3、V4、V5、V6、V7、V8,記錄儀上電初始化時，啟動通道間的失配自校正多 項式更新；通過八選一模擬開關(guān)⑶4051切換，基準(zhǔn)電壓按V1到V8的順序依次送至信號調(diào)理 模塊，經(jīng)第一 ADC模塊模數(shù)轉(zhuǎn)換后依次得到的轉(zhuǎn)換值D1到D8并傳給ARM單元。ARM單元根 據(jù)8個基準(zhǔn)電壓值V1到V8和8個模數(shù)轉(zhuǎn)換值D1到D8,作η次多項式擬合V1 = ao+a^D^a2O12+. · · +BnD1"V1 = ao+a^+a^2+. . . +anD2n (1)......V8 = a0+aiD8+a2D82+. · · +anD8n通過擬合可得系數(shù) 構(gòu)成的列向量A A= (DETDE)^1DetVe(2)其中Vr為Vi構(gòu)成的列向量，De為Di的0次至η次冪組成的矩陣；第一 ADC模塊通道間失配自校正多項式的列向量A生成后，ARM單元切換到第二 ADC模塊進行通道間失配自校正；以此類推，逐一生成各ADC模塊通道對應(yīng)的失配自校正多 項式的列向量A ；記錄儀上電初始化結(jié)束后轉(zhuǎn)入在線采樣，設(shè)待測量電壓Vx，對應(yīng)模數(shù)轉(zhuǎn)換值Dx，則 通過以下多項式求得待測電壓Vx Vx = Βο+Β^χ+Β^χ2+. · · +anDxn (3)。另一種高速高精度記錄儀的采樣數(shù)據(jù)高位匹配方法是FPGA單元接收時鐘信號 模塊的4路LVDS的B端時鐘信號，在任意一路時鐘信號產(chǎn)生一個下降沿時，F(xiàn)PGA單元的6 位時間戳序列號加1，與該路信號對應(yīng)的ADC模塊輸出的12位采樣數(shù)據(jù)組成一個18位的封 裝數(shù)據(jù)作為存儲單元的一個字，在該路下一個上升沿信號到來時將數(shù)據(jù)寫入FIFO模塊存 儲單元對應(yīng)字中；FIFO模塊某一存儲單元存貯的數(shù)據(jù)快滿時，其快滿標(biāo)志翻轉(zhuǎn)，F(xiàn)PGA單元 依次將4個FIFO緩存芯片的數(shù)據(jù)存儲切換至該芯片的另一存儲單元中，同時翻轉(zhuǎn)信號引起 ARM單元中斷，ARM單元以16字為單元，如果不滿16字則一次讀完，從4個FIFO模塊中依 次輪流讀取數(shù)據(jù)，并對數(shù)據(jù)進行失配校正，如果某一字中采樣數(shù)據(jù)丟失，則將該時間戳序列 號的上一個采樣數(shù)據(jù)作為本次采樣數(shù)據(jù)，并根據(jù)6位時間戳序列號將4路采樣數(shù)據(jù)按序復(fù) 合成1路，完成64個時間戳序列號復(fù)合后，復(fù)合數(shù)據(jù)經(jīng)ARM單元的DMA寫入第一 SDRAM模 塊和第二 SDRAM模塊中；在完成FIFO模塊某一存儲單元讀取后擦除該單元的所有數(shù)據(jù)。本發(fā)明與背景技術(shù)相比，具有的有益效果是1)記錄儀集成了主從控制、FIFO緩存、DMA傳輸?shù)燃夹g(shù)，設(shè)計并發(fā)時序控制邏輯， 協(xié)調(diào)不同工作速度的各單元電路，以高效可靠的并行方式完成采樣、校正、封裝(采樣數(shù)據(jù) 的時間戳序列號封裝)、緩存、傳輸、解封復(fù)合、存儲、上傳等操作。2)記錄儀離線構(gòu)建通道間失配的自校正多項式和在線的采樣數(shù)據(jù)校正，不僅有效 減少了 ADC通道間的增益失配、失調(diào)/零位(offset/zero)失配，而且可同時降低記錄儀 ADC通道器件的參數(shù)因時間漂移、溫度漂移引入的誤差，從而提高了采樣數(shù)據(jù)的精度。3)在多ADC “時間交叉采樣”和失配校正后，采用高位匹配技術(shù)-利用采樣數(shù)據(jù)空 閑的高6位，附加時間戳序列號封裝采樣數(shù)據(jù)；復(fù)合4路采樣數(shù)據(jù)時，根據(jù)時間戳序列號發(fā) 現(xiàn)并填補ADC通道丟失的數(shù)據(jù)；從而確保了 A/D數(shù)據(jù)丟失的影響限于局部、孤立范圍。
4) “時間交叉采樣”存在時鐘抖動誤差，借助可參數(shù)配置、具有多路差分時鐘輸出 功能的時鐘分配芯片提供ADC采樣時鐘，減少了時鐘抖動誤差；“時間交叉采樣”存在時鐘 偏移誤差，則在同一對A/D傳輸線(LVDQ上使用蛇形線方法微調(diào)線長，使布線長度一致降 低了時鐘偏移誤差；因此，有效消除了 ADC通道間的時間失配，進一步提高了采樣數(shù)據(jù)的精度。


圖1是高速高精度記錄儀的結(jié)構(gòu)2是高速高精度記錄儀基準(zhǔn)電壓源模塊、第一 ADC模塊和ARM單元的電路圖3是ADC通道間失配的自校正原理4是單字的18位封裝數(shù)據(jù)結(jié)構(gòu)圖5是FPGA內(nèi)部模塊結(jié)構(gòu)6是FPGA與時鐘芯片的串行連接7是蛇形線微調(diào)A/D傳輸線(LVDS)長度的示意圖
具體實施例方式如圖1所示，高速高精度記錄儀包括信號調(diào)理模塊、第一 ADC模塊、第二 ADC模 塊、第三ADC模塊、第四ADC模塊、第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四 FIFO模塊、第一 SDRAM模塊、第二 SDRAM模塊、基準(zhǔn)電壓源模塊、時鐘信號模塊、主從架構(gòu)控 制模塊，基準(zhǔn)電壓源模塊包括基準(zhǔn)電壓源芯片ADR433和八選一模擬開關(guān)⑶4051，主從架 構(gòu)控制模塊包括FPGA單元、ARM單元；信號調(diào)理模塊與第一 ADC模塊、第二 ADC模塊、第三 ADC模塊、第四ADC模塊相連，第一 ADC模塊與基準(zhǔn)電壓源模塊和第一 FIFO模塊相連，第二 ADC模塊與基準(zhǔn)電壓源模塊和第二 FIFO模塊相連，第三ADC模塊與基準(zhǔn)電壓源模塊和第三 FIFO模塊相連，第四ADC模塊與基準(zhǔn)電壓源模塊和第四FIFO模塊相連，第一 FIFO模塊、第 二 FIFO模塊、第三FIFO模塊、第四FIFO模塊與FPGA單元、ARM單元相連，F(xiàn)PGA單元與第一 SDRAM模塊、第二 SDRAM模塊、ARM單元、時鐘信號模塊相連，時鐘信號模塊的4路LVDS的A 端時鐘信號分別與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊的CLK端口相 連，4路LVDS的B端時鐘信號與第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO 模塊的LDCKA、LDCKB端口相連；4路LVDS的A端時鐘信號線路和4路LVDS的B端時鐘信 號線路在PCB布線時采用蛇形線微調(diào)線長技術(shù)調(diào)整時鐘信號線長度，使時鐘信號線長度一 致；信號調(diào)理模塊對記錄儀輸入的模擬信號進行信號調(diào)理和放大，處理后的信號送至第一 ADC模塊、第二 ADC模塊、第三ADC模塊和第四ADC模塊，第一 ADC模塊、第二 ADC模塊、第三 ADC模塊和第四ADC模塊的CLK端口分別接受來自時鐘信號模塊的4路LVDS的A端時鐘 信號對信號調(diào)理模塊送入的信號進行交替采樣，基準(zhǔn)電壓模塊為第一 ADC模塊、第二 ADC模 塊、第三ADC模塊和第四ADC模塊提供基準(zhǔn)電壓以及上電初始化時的自校正基準(zhǔn)電壓，第一 FIFO模塊接受第一 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第二 FIFO模塊接受 第二 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第三FIFO模塊接受第三ADC模塊 的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第四FIFO模塊接受第四ADC模塊的采樣數(shù)據(jù)與 FPGA單元的時間戳序列號，F(xiàn)PGA單元作為從控單元提供時鐘信號模塊時序控制邏輯，控制采樣、封裝、傳輸、存儲等操作，ARM單元作為主控單元協(xié)調(diào)記錄儀的按序運行、采樣數(shù)據(jù)的 后處理、人機交互與顯示、以及與上位機的通信等，第一 SDRAM模塊、第二 SDRAM模塊接受來 自ARM模塊處理后的采樣數(shù)據(jù)。信號調(diào)理模塊以運算放大器AD9631為核心，第一ADC模塊、 第二 ADC模塊、第三ADC模塊、第四ADC模塊都采用ADC芯片AD92M，第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO模塊都采用FIFO芯片SN54ABT7820，該芯片包含兩個 獨立的512*18位的存儲單元，可通過FPGA模塊自由切換并選擇寫入數(shù)據(jù)的存儲單元，第一 SDRAM 模塊、第二 SDRAM 模塊都采用 DDR2SDRAM 芯片 MT47H64M16HR-25，F(xiàn)PGA 單元采用 FPGA 芯片XC5VLX30T，ARM單元采用ARM Cortex-A8芯片AM3892。記錄儀的4個ADC模塊平行 配置、采用“時間交叉采樣”技術(shù)。高速高精度記錄儀的工作流程如下上電初始化時，離線 構(gòu)建通道間失配的自校正多項式；在線采樣存儲時，同步相參時鐘驅(qū)動4片ADC芯片“時間 交叉采樣”，對采樣數(shù)據(jù)進行高位匹配以及采樣數(shù)據(jù)的的自校正，通過eSATA接口上傳采樣 數(shù)據(jù)。如圖2所示，基準(zhǔn)電壓源模塊與ADC模塊和ARM單元之間的電路模擬電路電源 Vcc與電容Cl、電容C2的一端、ADR433的Vin端相連，電容Cl的另一端與電容C2的另一端 并聯(lián)后接地；ADR433的GND端接地，ADR433的Vout端與電阻Rl的一端相連；電阻Rl的另 一端與電阻R2、電阻R7的一端、電容C3的一端、電容C4的一端、八選一模擬開關(guān)CD4051的 7IN/OUT端相連；電阻R2的另一端與電阻R3的一端、電阻R5的一端、電容C5的一端、電容 C6的一端、第一 ADC模塊的VREF端相連；電阻R3的另一端與電阻R4的一端相連；電阻R4 的另一端接地；電阻R5的另一端與第一 ADC模塊的VINB端相連；電容C5的另一端、電容C6 的另一端并聯(lián)后接地；電阻R7的另一端與電阻R8的一端、八選一模擬開關(guān)CD4051的6IN/ OUT端相連；電阻R8的另一端與電阻R9的一端、八選一模擬開關(guān)⑶4051的5IN/0UT端相 連；電阻R9的另一端與電阻RlO的一端、八選一模擬開關(guān)⑶4051的4IN/0UT端相連；電阻 RlO的另一端與電阻Rll的一端、八選一模擬開關(guān)⑶4051的3IN/0UT端相連；電阻Rll的 另一端與電阻R12的一端、八選一模擬開關(guān)⑶4051的2IN/0UT端相連；電阻R12的另一端 與電阻R13的一端、八選一模擬開關(guān)⑶4051的1IN/0UT端相連；電阻R13的另一端與八選 一模擬開關(guān)⑶4051的0IN/0UT端并聯(lián)后接地；八選一模擬開關(guān)⑶4051的0UT/IN端與電阻 R14、R15的一端相連；八選一模擬開關(guān)⑶4051的A端與ARM單元的GPO [13]端相連；八選一 模擬開關(guān)⑶4051的B端與ARM單元的GPO [13]端相連；八選一模擬開關(guān)⑶4051的C端與 ARM單元的GPO [13]端相連；八選一模擬開關(guān)CD4051的INH端與ARM單元的GPO [13]端相 連；電阻R14的另一端接地；電阻R15的另一端與運放AD9631的引腳3相連；運放AD9631 的引腳2與電阻R16、R17的一端相連；運放AD9631的引腳6與電阻R17的另一端、電阻R6 的一端相連；電阻R16的另一端接地；電阻R6的另一端與第一 ADC模塊VINA端相連；第一 ADC模塊的REFCOM端與SENSE端并聯(lián)后接地。1、如圖3所示，ADC通道間失配的自校正技術(shù)由兩部分組成記錄儀上電初始化 時，離線構(gòu)建ADC模塊通道間失配的自校正多項式；以及在線采樣時基于通道間失配的自 校正多項式，進行ADC模塊通道間失配的自校正；記錄儀的高精度基準(zhǔn)電壓源ADR433產(chǎn)生 的4. 096V基準(zhǔn)電壓經(jīng)高精度電阻分壓后得到一個2V基準(zhǔn)電壓作為AD92M的參考電壓和 一個4V的基準(zhǔn)電壓作為AD92M的輸入測量上限；電壓源經(jīng)7個精密電阻均勻分壓后獲得8 個基準(zhǔn)電壓；八選一模擬開關(guān)CD4051的8路作為輸入端與8個基準(zhǔn)電壓一一對應(yīng)相連，多路轉(zhuǎn)換開關(guān)則與一個ADC模塊相連。每個ADC模塊都通過各自專用的多路轉(zhuǎn)換開關(guān)逐一讀 入基準(zhǔn)電壓值，分別構(gòu)建面向特定ADC模塊的通道間失配自校正多項式；基于通道間失配 的自校正多項式，記錄儀自動校正ADC模塊通道間的增益失配、失調(diào)/零位(offset/zero) 失配，從而獲得高精度的采樣數(shù)據(jù)?，F(xiàn)結(jié)合通道間失配的自校正原理圖，論述通道間失配的 自校正技術(shù)原理。基準(zhǔn)電壓經(jīng)7個電阻分壓得到8個基準(zhǔn)電壓V” V2, V3> V4, V5, V6, V7, V8, 記錄儀上電初始化時，啟動通道間的失配自校正多項式更新；通過八選一模擬開關(guān)CD4051 切換，基準(zhǔn)電壓按V1到V8的順序依次送至信號調(diào)理模塊，經(jīng)第一 ADC模塊模數(shù)轉(zhuǎn)換后依次 得到的轉(zhuǎn)換值D1到D8并傳給ARM單元。ARM單元根據(jù)8個基準(zhǔn)電壓值V1到V8和8個模數(shù) 轉(zhuǎn)換值D1到D8,作η次多項式擬合V1 = ao+a^D^a2O12+. · · +BnD1"V2 = ao+a^+a^2+. . . +anD2n (1)......V8 = a0+aiD8+a2D82+. · · +anD8n通過擬合可得系數(shù) 構(gòu)成的列向量A A= (DetDe)^1DetVe(2)其中Vk為Vi構(gòu)成的列向量，De為Di的0次至η次冪組成的矩陣；第一 ADC模塊通道間失配自校正多項式的列向量A生成后，ARM單元切換到第二 ADC模塊進行通道間失配自校正；以此類推，逐一生成各ADC模塊通道對應(yīng)的失配自校正多 項式的列向量A ；記錄儀上電初始化結(jié)束后轉(zhuǎn)入在線采樣，設(shè)待測量電壓Vx，對應(yīng)模數(shù)轉(zhuǎn)換值Dx，則 通過以下多項式求得待測電壓Vx Vx = EtJa1Djr^2Dx2+. · · +anDxn (3)鑒于記錄儀上電初始化時即自動更新通道失配自校正多項式，因此借助通道失配 自校正多項式，可同時消除記錄儀ADC通道器件參數(shù)因時間漂移、溫度漂移引入的誤差，從 而進一步提高了采樣數(shù)據(jù)的精度。如圖4所示，F(xiàn)PGA單元接收時鐘信號模塊的4路LVDS的B端時鐘信號，在任意一 路時鐘信號產(chǎn)生一個下降沿時，F(xiàn)PGA單元的6位時間戳序列號加1，與該路信號對應(yīng)的ADC 模塊輸出的12位采樣數(shù)據(jù)組成一個18位的封裝數(shù)據(jù)作為存儲單元的一個字，在該路下一 個上升沿信號到來時將數(shù)據(jù)寫入FIFO模塊存儲單元對應(yīng)字中；FIFO模塊某一存儲單元存 貯的數(shù)據(jù)快滿時，其快滿標(biāo)志翻轉(zhuǎn)，F(xiàn)PGA單元依次將4個FIFO緩存芯片的數(shù)據(jù)存儲切換至 該芯片的另一存儲單元中，同時翻轉(zhuǎn)信號引起ARM單元中斷，ARM單元以16字為單元，如果 不滿16字則一次讀完，從4個FIFO模塊中依次輪流讀取數(shù)據(jù)，并對數(shù)據(jù)進行失配校正，如 果某一字中采樣數(shù)據(jù)丟失，則將該時間戳序列號的上一個采樣數(shù)據(jù)作為本次采樣數(shù)據(jù)，并 根據(jù)6位時間戳序列號將4路采樣數(shù)據(jù)按序復(fù)合成1路，完成64個時間戳序列號復(fù)合后， 復(fù)合數(shù)據(jù)經(jīng)ARM單元的DMA寫入第一 SDRAM模塊和第二 SDRAM模塊中；在完成FIFO模塊某 一存儲單元讀取后擦除該單元的所有數(shù)據(jù)。每個字的0-11位為ADC模塊采樣數(shù)據(jù)，12-18 位為6位時間戳序列號。時間戳序列號生成器Verilog程序如下module cnt_6_bit (elk, rst, fout)；input elk, rst ；
output [5: Ojfout ；reg[5:0]fout_r ；assign fout = fout_r ；alwaysi (posedge elk or posedge rst)beignif (rst) //rst信號有效，計數(shù)器清零fout_r = 0 ；elseif (elk)beignif(fout_r == 6，h2f)// 計數(shù)器數(shù)值為 63，要清零fout_r <= 6' h00 ；elsefout_r <= fout_r+l，bl ；// 計數(shù)器正常運行，每個 elk 加 1endendendmodule如圖5所示，F(xiàn)PGA是實現(xiàn)高速采樣的核心控制芯片，F(xiàn)PGA包括主控制器、FIFO模 塊、時鐘模塊、時間戳序列號生成器、SDRAM模塊、SPI模塊。主控制器上電后對其他模塊進 行控制和調(diào)度，在記錄儀初始化后讀取ARM單元傳輸?shù)耐ǖ篱g失配的自校正多項式數(shù)據(jù)； FIFO模塊負(fù)責(zé)將時間戳序列號寫入存儲單元每個字的第12位-第17位中，并在接收到 FIFO快滿信號時依次切換每個FIFO的存儲單元；時鐘模塊產(chǎn)生時鐘信號以及控制參數(shù)，寫 入時鐘芯片AD9516-4中，通過AD9516-4的4路LVDS的A端時鐘信號控制4個ADC模塊的 數(shù)據(jù)采樣時鐘，通過4路LVDS的B端時鐘信號控制4個FIFO模塊的數(shù)據(jù)寫入；時間戳序列 號生成器捕捉4路LVDS的B端時鐘信號的下降沿位并累加時間戳序列號，并將時間戳序列 號的值通過FIFO模塊寫入FIFO的第12位-第17位中；SDRAM模塊接收來自主控制器的 數(shù)據(jù)并將數(shù)據(jù)寫入SDRAM中；SPI模塊負(fù)責(zé)主控模塊和ARM單元之間的通信。如圖6、圖7所示，時間交叉采樣模數(shù)轉(zhuǎn)換中有兩種時間誤差一是時鐘偏移，屬于 系統(tǒng)誤差(systematic error)；另一是時鐘抖動，屬隨機誤差(random error)。鑒于FPGA 的時鐘抖動較大，為減少時鐘抖動誤差，故采用具有參數(shù)配置、多路差分時鐘輸出功能的時 鐘分配芯片提供ADC采樣時鐘；例如，AD9516-4可輸出8路高達800M的LVDS時鐘信號，這8 路時鐘信號的輸出延時可用參數(shù)配置，給高速緩存FIFO提供與ADC采樣同源同相的鎖存時 鐘以及FPGA時間戳序列號生成器的觸發(fā)源；FPGA的時鐘模塊輸出的時鐘信號與AD9516-4 的SCLK相連，為AD9516-4提供時鐘信號輸入，時鐘模塊的讀寫線分別與AD9516-4的SDIO 端和SDO端相連，對AD9516-4的參數(shù)進行讀寫配置。時鐘偏移由信號傳輸中的傳播路徑的延時之間的差構(gòu)成，在同一對LVDS線當(dāng)中， 對于不同的繞向，外沿線總長于內(nèi)沿，必然會產(chǎn)生差別；通過簡單的數(shù)學(xué)計算一控制蛇形 線彎度的大小和間距一微調(diào)線長，實現(xiàn)LVDS線對的長度一致來降低時鐘偏移誤差；圖中，W 為線寬，S為線間距，微調(diào)時蛇形線最高幅度不能超過線間距的兩倍，間隔必須大于三倍的線寬。
權(quán)利要求
1.一種高速高精度記錄儀，其特征在于記錄儀包括信號調(diào)理模塊、第一 ADC模塊、第 二 ADC模塊、第三ADC模塊、第四ADC模塊、第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、 第四FIFO模塊、第一 SDRAM模塊、第二 SDRAM模塊、基準(zhǔn)電壓源模塊、時鐘信號模塊、主從架 構(gòu)控制模塊，基準(zhǔn)電壓源模塊包括基準(zhǔn)電壓源芯片ADR433和八選一模擬開關(guān)CD4051，主從 架構(gòu)控制模塊包括FPGA單元、ARM單元；信號調(diào)理模塊與第一ADC模塊、第二ADC模塊、第三 ADC模塊、第四ADC模塊相連，第一 ADC模塊與基準(zhǔn)電壓源模塊和第一 FIFO模塊相連，第二 ADC模塊與基準(zhǔn)電壓源模塊和第二 FIFO模塊相連，第三ADC模塊與基準(zhǔn)電壓源模塊和第三 FIFO模塊相連，第四ADC模塊與基準(zhǔn)電壓源模塊和第四FIFO模塊相連，第一 FIFO模塊、第 二 FIFO模塊、第三FIFO模塊、第四FIFO模塊與FPGA單元、ARM單元相連，F(xiàn)PGA單元與第一 SDRAM模塊、第二 SDRAM模塊、ARM單元、時鐘信號模塊相連，時鐘信號模塊的4路LVDS的A 端時鐘信號分別與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊的CLK端口相 連，4路LVDS的B端時鐘信號與第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO 模塊的LDCKA、LDCKB端口相連；4路LVDS的A端時鐘信號線路和4路LVDS的B端時鐘信 號線路在PCB布線時采用蛇形線微調(diào)線長技術(shù)調(diào)整時鐘信號線長度，使時鐘信號線長度一 致；信號調(diào)理模塊對記錄儀輸入的模擬信號進行信號調(diào)理和放大，處理后的信號送至第一 ADC模塊、第二 ADC模塊、第三ADC模塊和第四ADC模塊，第一 ADC模塊、第二 ADC模塊、第 三ADC模塊和第四ADC模塊的CLK端口分別接受來自時鐘信號模塊的4路LVDS的A端時 鐘信號對信號調(diào)理模塊送入的信號進行交替采樣，基準(zhǔn)電壓模塊為第一 ADC模塊、第二 ADC 模塊、第三ADC模塊和第四ADC模塊提供基準(zhǔn)電壓以及上電初始化時的自校正基準(zhǔn)電壓，第 一 FIFO模塊接受第一 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第二 FIFO模塊接 受第二 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第三FIFO模塊接受第三ADC模 塊的采樣數(shù)據(jù)與FPGA單元的時間戳序列號，第四FIFO模塊接受第四ADC模塊的采樣數(shù)據(jù) 與FPGA單元的時間戳序列號，F(xiàn)PGA單元作為從控單元提供時鐘信號模塊時序控制邏輯，控 制采樣、封裝、傳輸、存儲等操作，ARM單元作為主控單元協(xié)調(diào)記錄儀的按序運行、采樣數(shù)據(jù) 的后處理、人機交互與顯示、以及與上位機的通信等，第一 SDRAM模塊、第二 SDRAM模塊接受 來自ARM模塊處理后的采樣數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的一種高速高精度記錄儀，其特征在于所述的基準(zhǔn)電壓源模 塊、第一 ADC模塊和ARM單元的電路為模擬電路電源Vcc與電容Cl、電容C2的一端、 ADR433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián)后接地；ADR433的GND端 接地，ADR433的Vout端與電阻Rl的一端相連；電阻Rl的另一端與電阻R2、電阻R7的一 端、電容C3的一端、電容C4的一端、八選一模擬開關(guān)⑶4051的7IN/0UT端相連；電阻R2的 另一端與電阻R3的一端、電阻R5的一端、電容C5的一端、電容C6的一端、第一 ADC模塊的 VREF端相連；電阻R3的另一端與電阻R4的一端相連；電阻R4的另一端接地；電阻R5的另 一端與第一 ADC模塊的VINB端相連；電容C5的另一端、電容C6的另一端并聯(lián)后接地；電 阻R7的另一端與電阻R8的一端、八選一模擬開關(guān)CD4051的6IN/0UT端相連；電阻R8的另 一端與電阻R9的一端、八選一模擬開關(guān)CD4051的5IN/0UT端相連；電阻R9的另一端與電 阻RlO的一端、八選一模擬開關(guān)⑶4051的4IN/0UT端相連；電阻RlO的另一端與電阻Rll 的一端、八選一模擬開關(guān)⑶4051的3IN/0UT端相連；電阻Rll的另一端與電阻R12的一端、 八選一模擬開關(guān)⑶4051的2IN/0UT端相連；電阻R12的另一端與電阻R13的一端、八選一模擬開關(guān)CD4051的1IN/0UT端相連；電阻R13的另一端與八選一模擬開關(guān)CD4051的OIN/ OUT端并聯(lián)后接地；八選一模擬開關(guān)⑶4051的OUT/IN端與電阻R14、R15的一端相連；八選 一模擬開關(guān)⑶4051的A端與ARM單元的GPO [13]端相連；八選一模擬開關(guān)⑶4051的B端 與ARM單元的GPO [13]端相連；八選一模擬開關(guān)CD4051的C端與ARM單元的GPO [13]端相 連；八選一模擬開關(guān)⑶4051的INH端與ARM單元的GPO [13]端相連；電阻R14的另一端接 地；電阻R15的另一端與運放AD9631的引腳3相連；運放AD9631的引腳2與電阻R16、R17 的一端相連 ’運放AD9631的引腳6與電阻R17的另一端、電阻R6的一端相連；電阻R16的 另一端接地；電阻R6的另一端與第一 ADC模塊VINA端相連；第一 ADC模塊的REFCOM端與 SENSE端并聯(lián)后接地。
3.一種使用如權(quán)利要求1所述記錄儀的高速高精度記錄儀的采樣數(shù)據(jù)自校正方法，其 特征在于基準(zhǔn)電壓經(jīng)7個電阻分壓得到8個基準(zhǔn)電壓HHmv8，記錄儀上 電初始化時，啟動通道間的失配自校正多項式更新；通過八選一模擬開關(guān)CD4051切換，基 準(zhǔn)電壓按義到V8的順序依次送至信號調(diào)理模塊，經(jīng)第一 ADC模塊模數(shù)轉(zhuǎn)換后依次得到的轉(zhuǎn) 換值D1到D8并傳給ARM單元。ARM單元根據(jù)8個基準(zhǔn)電壓值V1到V8和8個模數(shù)轉(zhuǎn)換值D1 到D8，作η次多項式擬合V1 = Bc^a1Dja2D12+. . . +BnD1"V2 = a0+aiD2+a2D22+. . . +anD2n (1)V8 = Bc^a1Dfa2D82+. . . +anD8n通過擬合可得系數(shù) 構(gòu)成的列向量A :A = (DetDe)^1DetVe(2)其中\(zhòng)為\構(gòu)成的列向量，De為Di的0次至η次冪組成的矩陣；第一 ADC模塊通道間失配自校正多項式的列向量A生成后，ARM單元切換到第二ADC模 塊進行通道間失配自校正；以此類推，逐一生成各ADC模塊通道對應(yīng)的失配自校正多項式 的列向量A ；記錄儀上電初始化結(jié)束后轉(zhuǎn)入在線采樣，設(shè)待測量電壓Vx，對應(yīng)模數(shù)轉(zhuǎn)換值Dx，則通過 以下多項式求得待測電壓Vx:Vx = a0+a1Dx+a2Dx2+. . . +anDxn (3)。
4.一種使用如權(quán)利要求1所述記錄儀的高速高精度記錄儀的采樣數(shù)據(jù)高位匹配方法， 其特征在于FPGA單元接收時鐘信號模塊的4路LVDS的B端時鐘信號，在任意一路時鐘信 號產(chǎn)生一個下降沿時，F(xiàn)PGA單元的6位時間戳序列號加1，與該路信號對應(yīng)的ADC模塊輸出 的12位采樣數(shù)據(jù)組成一個18位的封裝數(shù)據(jù)作為存儲單元的一個字，在該路下一個上升沿 信號到來時將數(shù)據(jù)寫入FIFO模塊存儲單元對應(yīng)字中；FIFO模塊某一存儲單元存貯的數(shù)據(jù) 快滿時，其快滿標(biāo)志翻轉(zhuǎn)，F(xiàn)PGA單元依次將4個FIFO緩存芯片的數(shù)據(jù)存儲切換至該芯片的 另一存儲單元中，同時翻轉(zhuǎn)信號引起ARM單元中斷，ARM單元以16字為單元，如果不滿16字 則一次讀完，從4個FIFO模塊中依次輪流讀取數(shù)據(jù)，并對數(shù)據(jù)進行失配校正，如果某一字中 采樣數(shù)據(jù)丟失，則將該時間戳序列號的上一個采樣數(shù)據(jù)作為本次采樣數(shù)據(jù)，并根據(jù)6位時 間戳序列號將4路采樣數(shù)據(jù)按序復(fù)合成1路，完成64個時間戳序列號復(fù)合后，復(fù)合數(shù)據(jù)經(jīng) ARM單元的DMA寫入第一 SDRAM模塊和第二 SDRAM模塊中；在完成FIFO模塊某一存儲單元讀取后擦除該單元的所 有數(shù)據(jù)。
全文摘要
本發(fā)明公開一種高速高精度記錄儀及其設(shè)計方法。高速高精度記錄儀包括信號調(diào)理模塊、4個ADC模塊、4個FIFO模塊、2個SDRAM模塊、ARM和FPGA單元組成的主從架構(gòu)控制模塊、以時鐘芯片為核心的同步相參時鐘模塊和高精度基準(zhǔn)電壓源模塊等；記錄儀在并發(fā)時序邏輯控制下，并行完成“時間交叉”采樣、封裝、緩存、傳輸、解封復(fù)合、校正、存儲、上傳等操作；基于ADC通道間失配的自校正多項式校正采樣數(shù)據(jù)，減少了ADC通道間的增益失配、失調(diào)/零位(offset/zero)失配；應(yīng)用同步相參時鐘和蛇形線微調(diào)線長技術(shù)，降低了ADC通道間的時間失配；采用高位匹配(附加時間戳序列號封裝)技術(shù)，解決了高速“時間交叉采樣”中數(shù)據(jù)丟失產(chǎn)生關(guān)聯(lián)的全局誤差難題。
文檔編號H03M1/54GK102136841SQ20101057301
公開日2011年7月27日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者丁程, 仲玉芳, 吳明光, 周平, 徐曉忻, 楊江, 黃忠 申請人:丁程, 浙江大學(xué)