專利名稱：具有開關(guān)本體偽單元的開關(guān)本體pmos開關(guān)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及用于對時變電信號的瞬時值進(jìn)行采樣和保持的電路。
背景技術(shù)：
采樣和保持電路接收具有一個或多個時變屬性(例如，幅度或相位)的電信號，并 且響應(yīng)于采樣命令事件(例如，時鐘沿)獲取并保持信號的采樣。采樣和保持器件(下文中一般地稱作“S/H器件”)在許多應(yīng)用中使用，例如，在 模數(shù)轉(zhuǎn)換器(“ADC”)的前端內(nèi)或之前的預(yù)采樣器，典型地用于向ADC的比較器提供值，該 值在足夠長的時間內(nèi)適度穩(wěn)定以滿足ADC的建立和保持時間要求；或者安裝在數(shù)模轉(zhuǎn)換器 (“DAC”)輸出處的“去假信號器”(de-glitcher)，典型地用于在DAC時鐘之后的某時刻對 DAC輸出進(jìn)行采樣，并因此保持穩(wěn)定狀態(tài)的模擬信號電平。理想地，S/H器件所保持的采樣是在給定時刻在物理空間中的給定點處正好存在 的信號瞬時值，例如，相對于極高精度時鐘在極高精度時刻在S/H器件的采樣端子處的信號值。然而，S/H器件相關(guān)領(lǐng)域的技術(shù)人員已經(jīng)長期知道，實際工作的S/H器件受到各種 非理想特性的影響，由于這些非理想特性，采樣時刻之后給定時間處的實際采樣事實上不 是該時刻處存在的輸入信號的確切值。這些非理想特性例如包括采樣抖動，意味著理想保 持時鐘事件與S/H實際保持采樣值的時刻之間的時間差的統(tǒng)計方差；獲取時間，意味著S/H 器件將保持電容器充電為所采樣的信號值所需的時間；以及電荷注入；時鐘饋通和基底誤 差(pedestal error)0各種已知的方法涉及至少部分減少或補(bǔ)償實際S/H器件的一個或多個上述非理 想特性。例如，S/H器件的最簡單信號開關(guān)部件是通過MOS工藝制造的單個晶體管，例如， PMOS FET或匪OS FET。PMOS FET和匪OS FET均受時鐘信號的控制，該時鐘信號在MOS電 源電壓Vdd與系統(tǒng)地之間擺動。單個晶體管PMOS FET或NMOS FET結(jié)構(gòu)所面臨的固有問題 在于它們均需要要閾值柵源電壓(一般地稱作Vth)來導(dǎo)通，意味著形成在柵極下從源極到 漏極延伸的導(dǎo)電溝道?？梢酝ㄟ^PMOS器件傳送的最低信號電壓因此等于0+VTH，并且針對 NMOS器件的最高電壓因此等于VDD-VTH。為了避免該固有缺點，并且為了提供S/H器件相關(guān)領(lǐng)域中已知的其他優(yōu)點，提出 了互補(bǔ)MOSFET (CMOS)開關(guān)。CMOS開關(guān)S/H器件在S/H領(lǐng)域中是公知的，這是由于這些器件 是在數(shù)十年前提出的。典型CMOS開關(guān)包括采用源極至源極以及漏極至漏極連接的彼此并 聯(lián)的PMOS FET和NMOS FET0典型地被稱作時鐘或CLK的一個導(dǎo)通-截止S/H信號連接至 PMOS FET柵極，并且可以被稱作NCLK的CLK互補(bǔ)信號連接至NMOS FET柵極。因此，PMOS 和NMOS FET同時導(dǎo)通和截止，但受到CLK與NCLK邊沿之間的時間差影響。但是，相關(guān)領(lǐng)域CMOS開關(guān)S/H器件也具有固有的缺點，包括(作為示意示例)CMOS 開關(guān)的信號相關(guān)導(dǎo)通電阻，繼而產(chǎn)生固有的非線性。
長期使用且更長期已知針對CMOS開關(guān)的該固有非線性的方法。同樣長期已知所 有方法都具有顯著的缺點。例如，一種這樣的方法是提升(boost)柵極控制電壓“Ve”，以降 低MOS開關(guān)的源極“V,處的信號變化所引起的“ (Ve-Vs) /Vs"變化。該方法提高了成本，并 且具有其他非理想特性，例如，有限的效率以及由于柵極控制信號電平變高而引起的加速 器件失效風(fēng)險增大。這些方法中通常被稱作“自舉”(bootstrap)方法的另一種方法使柵極電壓跟隨 模擬輸入信號但帶有偏移，以導(dǎo)通開關(guān)并保持"Ves”恒定，從而保持導(dǎo)通電阻在一定程度恒 定。然而，偏移電壓必須足夠高以便以低導(dǎo)通電阻導(dǎo)通開關(guān)，但是同時必須足夠低以便將施 加在柵極上的壓力(stress)限制為低于擊穿電平。S/H器件相關(guān)領(lǐng)域中長期已知的自舉方法的另一限制在于自舉電路控制“Ves”， 但是不提供CMOS開關(guān)中MOS器件導(dǎo)通電阻對源極至本體電壓的相關(guān)性或?qū)sb的相關(guān)性的 控制，而這種相關(guān)性是另一線性誤差源。涉及減小“VSB”相關(guān)線性誤差的傳統(tǒng)方法包括通過 在采樣模式中將MOS FET的本體端子與其源極端子短接，來迫使誤差為零。盡管長期已知 這些和其他方法，但是在許多應(yīng)用中沒有達(dá)到可接受的S/H器件性能。

發(fā)明內(nèi)容
根據(jù)一個示例第一實施例的采樣和保持器件包括從輸入節(jié)點到與保持電容器連 接的輸出節(jié)點的并行信號路徑的獨特和新穎組合和布置，每個信號路徑具有PMOS信號開 關(guān)FET，每個PMOS信號開關(guān)FET具有源極端子和漏極端子，第一信號路徑中的第一 PMOS信 號開關(guān)FET將其源極連接至輸入節(jié)點且將其漏極連接至保持電容器，第二信號路徑中的第 二 PMOS信號開關(guān)FET將其漏極連接至輸入節(jié)點且將其源極連接至保持電容器。根據(jù)一個示例第一實施例的一個方面，第一和第二 PMOS信號開關(guān)FET各自均具有 接收時鐘(CLK)信號的柵極，該時鐘信號在采樣狀態(tài)與保持狀態(tài)之間切換PMOS信號開關(guān) FET，其中，在采樣狀態(tài)下，CLK信號處于GND，從而使第一和第二 PMOS信號開關(guān)FET導(dǎo)通，以 將輸入節(jié)點連接至保持電容器，以及在保持狀態(tài)下，CLK處于VDD，從而使第一和第二 PMOS信 號開關(guān)FET截止，以將輸入節(jié)點與保持電容器斷開。根據(jù)一個示例第二實施例的采樣和保持設(shè)備包括兩個PMOS偽(dummy) FET，每個 PMOS偽FET位于每條信號路徑中，第一 PMOS偽FET與第一 PMOS信號開關(guān)FET串聯(lián)，被布置 在輸入節(jié)點與第一信號路徑中的第一 PMOS信號開關(guān)FET的源極之間；第二 PMOS偽FET與 第二 PMOS信號開關(guān)FET串聯(lián)，被布置在輸出節(jié)點與第二信號路徑中的第二 PMOS信號開關(guān) FET的源極之間。根據(jù)一個示例第二實施例的一個方面，第一和第二 PMOS偽FET各自均具有接收 CLK的反轉(zhuǎn)時鐘信號(NCLK)的柵極，在采樣狀態(tài)下，在第一和第二 PMOS信號開關(guān)FET導(dǎo)通 的同時，使第一和第二 PMOS偽FET互補(bǔ)地截止，以及在保持狀態(tài)下，在第一和第二 PMOS信 號開關(guān)FET截止的同時，使第一和第二 PMOS偽FET導(dǎo)通。根據(jù)一個示例第三實施例的采樣和保持器件包括第一和第二 PMOS信號開關(guān)FET， 第一和第二 PMOS信號開關(guān)FET各自均具有連接至偏置序列發(fā)生器且由偏置序列發(fā)生器進(jìn) 行偏置的本體連接，偏置序列發(fā)生器具有特定且不同偏置電平的特定序列，并且該序列與 CLK信號同步。
根據(jù)一個示例第三實施例的一個方面，特定且不同偏置電平的特定序列在CLK信 號處于GND的采樣間隔期間包括在第一和第二 PMOS信號開關(guān)FET導(dǎo)通以將輸入節(jié)點連接 至保持電容器的同時，將第一 PMOS信號開關(guān)FET的本體和第二 PMOS信號開關(guān)FET的本體 連接并因此偏置至輸入信號。除其他特征和優(yōu)點之外，一個示例第三實施例的這一方面減小了第一和第二 PMOS 信號開關(guān)FET的“導(dǎo)通電阻”，此外移除了由于本體效應(yīng)而引起的一階非線性誤差。根據(jù)一個示例第三實施例的一個方面，特定且不同偏置電平的特定序列在CLK處 于Vdd的保持間隔期間包括在第一和第二 PMOS信號開關(guān)FET截止以將輸入節(jié)點與保持電 容器隔離的同時，將第一和第二 PMOS信號開關(guān)FET的本體連接并因此偏置至VDD。除了其他特征和優(yōu)點之外，這一方面(即，在保持模式期間將第一和第二 PMOS信 號開關(guān)FET的本體偏置到Vdd)顯著增加了輸入節(jié)點與輸出節(jié)點、連接至輸出節(jié)點的任何保 持電容器之間的保持模式隔離。根據(jù)一個示例第四實施例的采樣和保持器件包括第一和第二 PMOS偽FET，第一 和第二 PMOS偽FET各自均具有連接至偏置序列發(fā)生器并由偏置序列發(fā)生器進(jìn)行偏置的本 體連接，偏置序列發(fā)生器具有特定且不同偏置電平的特定序列，并且該序列與NCLK信號同
止
少ο根據(jù)一個示例第四實施例的一個方面，特定且不同偏置電平的特定序列在NCLK 信號處于Vdd的采樣間隔期間包括在第一和第二 PMOS偽FET截止的同時，將第一 PMOS偽 FET的本體和第二 PMOS偽FET的本體連接并因此偏置至VDD。根據(jù)一個示例第四實施例的一個方面，特定且不同偏置電平的特定序列在NCLK 處于GND的保持間隔期間包括與第一和第二 PMOS偽FET導(dǎo)通的同時，將第一和第二 PMOS 偽FET的本體連接并因此偏置至采樣電容器上保持的電壓電平，所述電壓電平與采樣間隔 中在輸入節(jié)點處表現(xiàn)出的電壓相同。除了其他特征和優(yōu)點之外，一個示例第二和第四實施例的這一方面(即，與施加 于PMOS信號開關(guān)FET的柵極控制和本體偏置相反，對PMOS偽FET施加?xùn)艠O控制和本體偏 置)顯著降低了溝道電荷注入效應(yīng)和時鐘饋通效應(yīng)，進(jìn)一步減小了非線性誤差。如后續(xù)部分更詳細(xì)所述，優(yōu)選地，第一 PMOS信號開關(guān)FET與第二 PMOS信號開關(guān) FET具有幾乎相同的幾何形狀、性能相關(guān)尺寸以及物理實現(xiàn)方位(orientation)，以及在第 一分支中，第一偽PMOS FET與第一 PMOS信號開關(guān)FET具有幾乎相同的幾何形狀、性能相關(guān) 尺寸以及物理實現(xiàn)方位，在第二分支中，第二偽PMOS FET與第二 PMOS信號開關(guān)FET具有幾 乎相同的幾何形狀、性能相關(guān)尺寸以及物理實現(xiàn)方位。后續(xù)部分還將更詳細(xì)描述，優(yōu)選地， 同步地產(chǎn)生CLK和NCLK。實施例和示意的上述示例以及其中每個示例的上述示意優(yōu)點、特征和益處并非是 完盡或限制性的。根據(jù)以示意的細(xì)節(jié)進(jìn)一步描述的各個實施例和方面，各個示例實施例的 其他優(yōu)點將變得清楚，并且本領(lǐng)域普通技術(shù)人員在閱讀本公開時容易認(rèn)識到所附權(quán)利要求 的范圍內(nèi)的其他變型以及附加應(yīng)用。


圖1是根據(jù)一個或多個實施例的一個開關(guān)本體PMOS S/H開關(guān)的一個示例實現(xiàn)方式的電路圖示；圖2是根據(jù)一個或多個實施例的具有開關(guān)本體PMOS偽FET的一個開關(guān)本體PMOS S/H開關(guān)的一個示例實現(xiàn)方式的電路圖示；圖3是一個開關(guān)網(wǎng)絡(luò)的一個示例實現(xiàn)方式的電路圖示，被配置為響應(yīng)于采樣和保 持時鐘和反轉(zhuǎn)采樣和保持時鐘，對根據(jù)一個或多個實施例的一個示例實現(xiàn)方式的PMOS開 關(guān)元件的本體的偏置進(jìn)行順序切換；圖4是針對一個示例采樣和保持時鐘信號和同步的反轉(zhuǎn)采樣和保持時鐘信號的 一個生成電路的一個示例實現(xiàn)方式的電路圖示；圖5是根據(jù)一個或多個實施例的一個示例實現(xiàn)方式的PMOS信號開關(guān)FET元件和 相應(yīng)PMOS偽FET元件的一個示例分支的一個示例簡要截面圖的圖示。
具體實施例方式參照特定示例配置和布置描述具有一個或多個示例實施例的各種示例。僅出于示 意目的，選擇具體示例來進(jìn)一步輔助采樣和保持電路領(lǐng)域的普通技術(shù)人員形成對本發(fā)明構(gòu) 思的理解，這些構(gòu)思足以使這些技術(shù)人員應(yīng)用他們所掌握的知識和技能來實踐本發(fā)明。然 而，實施例的范圍和實現(xiàn)方式的范疇不限于這些具體示意示例。相反，采樣和保持領(lǐng)域普通 技術(shù)人員在閱讀本說明書時將認(rèn)識到，可以設(shè)計和構(gòu)造用于實踐一個或多個實施例以及每 個實施例的一個或多個方面的其他配置、布置和實現(xiàn)方式。附圖用來清楚示出圖中所示的示例主題，此外，圖形符號和內(nèi)容可以是任意放置 的，并且可以不按照比例繪制。因此，各個項目的相對尺寸和位置并不必然表示這些項目的 相對結(jié)構(gòu)量、或者功能的相對負(fù)荷或重要性。采樣和保持領(lǐng)域普通技術(shù)人員在閱讀本公開時還將理解，省略了各種背景細(xì)節(jié)， 例如這些技術(shù)人員公知的半導(dǎo)體設(shè)計規(guī)則和布局方法、半導(dǎo)體制造方法以及電路仿真工 具，以避免模糊新穎的特征和方面。類似地，在包括細(xì)節(jié)的實例中，本領(lǐng)域普通技術(shù)人員根 據(jù)實例的上下文容易理解的是，細(xì)節(jié)可以不完整，而是可以僅在與實施例的具體特征和方 面有關(guān)的程度內(nèi)進(jìn)行描述。示例實施例和方面可以分開描述，并且可以被描述為具有一定的差別。然而，差別 的分開描述并不必然意味著各個實施例或方面彼此互斥。例如，針對一個實施例描述的具 體特征、功能或特性可以包括在其他實施例中或者適于其他實施例。關(guān)于本說明書中出現(xiàn)的術(shù)語“0N(接通、導(dǎo)通)”和“OFF(斷開、截止)，，的意義，這 些術(shù)語均限定了相對狀態(tài)和/或功能，絕不限制實施例的實現(xiàn)或者將所附權(quán)利要求的范圍 限制為不覆蓋備選等效方式，這種備選等效方式例如在本發(fā)明的范圍和精神內(nèi)，使描述的 狀態(tài)和功能進(jìn)行總體反轉(zhuǎn)，來執(zhí)行相同或等效功能。此外，關(guān)于術(shù)語“0N(接通、導(dǎo)通)”和“0FF(斷開、截止)”，為了描述示意示例的術(shù) 語一致性，以下意義適用(除非另外指出或從具體上下文中清楚看到具有不同意義)關(guān)于 所描述的具有斷開位置(或狀態(tài))和閉合位置(或狀態(tài))的開關(guān)，術(shù)語“ON”意味著開關(guān)閉 合，術(shù)語“OFF”意味著開關(guān)斷開。關(guān)于所描述的FET，術(shù)語“ON”意味著FET在其源極和漏極 之間處于完全導(dǎo)通狀態(tài)，術(shù)語“OFF”意味著FET處于斷開狀態(tài)，其中“完全導(dǎo)通”和“斷開” 在所描述功能的上下文中具有“0N”和“OFF”所屬領(lǐng)域中它們的一般和通常意義。關(guān)于所公開的時鐘以及其他控制信號，術(shù)語“ON”意味著使受該時鐘控制的FET或其他開關(guān)ON的 時鐘或信號狀態(tài)，術(shù)語“OFF”意味著使受該時鐘控制的FET或其他開關(guān)OFF的時鐘或信號 狀態(tài)。現(xiàn)在參照附圖，描述用于實踐各個示例實施例中的一個或多個的各種布置、架構(gòu)、 系統(tǒng)和結(jié)構(gòu)的示意示例。首先轉(zhuǎn)向圖1，圖1示出了表示根據(jù)一個或多個實施例的基于PMOS FET的S/H饋 送開關(guān)10的一個示例實現(xiàn)方式的電路圖。如圖所示，示例10包括第一分支12，其一端具 有連接至輸入節(jié)點A的輸入線14，在相對一端具有連接至輸出節(jié)點B的輸出線16。輸入節(jié) 點A被示出為接收來自外部信號源(示出了信號源，但沒有單獨編號)的Signaljn，并且 輸出節(jié)點B被示出在保持電容器Cs的頂部。示出了 A/D轉(zhuǎn)換器的示意示例連接，但沒有單 獨編號。示例S/H饋送開關(guān)10還包括與第一分支并行的第二分支18，在其一端具有連接 至輸入節(jié)點A的輸入線20，在相對一端具有連接至輸出節(jié)點B的輸出線22。繼續(xù)參照圖1，示例第一分支12包括第一 PMOS信號開關(guān)FET 24，類似地，示意示 例第二分支18包括第二PMOS信號開關(guān)FET 26。第一和第二PMOS信號開關(guān)FET對和沈中 的每一個具有分別標(biāo)記為“bl”和“b2”的相應(yīng)本體(body)連接，相應(yīng)本體連接分別連接至 相應(yīng)的晶體管本體(本體由FET符號表示為存在，但是在圖1中未詳細(xì)示出或單獨編號)。 第一和第二 PMOS信號開關(guān)FET 24和沈均具有相應(yīng)源極(未單獨編號)和相應(yīng)漏極(未 單獨編號)。同樣如圖所示，開關(guān)PMOS本體偏置電源線28將任意標(biāo)記為“SB”且在PMOS本 體偏置序列發(fā)生器(sequencer)電路30 (以下更詳細(xì)描述)內(nèi)的PMOS開關(guān)偏置節(jié)點連接 至第一和第二 PMOS信號開關(guān)FET 24和沈的本體連接bl和b2。PMOS本體偏置序列發(fā)生 器電路30接收對于本說明書任意標(biāo)記為CLK的采樣和保持時鐘信號、任意標(biāo)記為NCLK的 該CLK的反轉(zhuǎn)信號、以及CMOS電源電壓Vdd和來自輸入節(jié)點A的Signaljn。在后續(xù)部分 更詳細(xì)描述CLK和NCLK的一個示例產(chǎn)生。圖1的示例PMOS本體偏置序列發(fā)生器電路30的總體功能是在采樣模式期間 (即，當(dāng)?shù)谝缓偷诙?PMOS信號開關(guān)FET 24和沈?qū)τ赟ignal_In為導(dǎo)通以對Cs充電時)， 從PMOS開關(guān)偏置節(jié)點SB輸出Signaljn信號的電壓，以及在保持模式期間(即，當(dāng)PMOS信 號開關(guān)FE斷開以將Signaljn與Cs隔離時)，從偏置節(jié)點SB輸出CMOS電源電壓VDD。在 后續(xù)部分更詳細(xì)描述該偏置序列所提供的功能、操作原理和益處。如在后續(xù)部分更詳細(xì)描述的那樣，所示出的部件示例布置及其在示例電路30中 的相應(yīng)布置表示功能，而不表示部件的物理結(jié)構(gòu)或物理布置，無論相對于各自自身還是相 對于實現(xiàn)圖1所示其他功能和元件的物理部件。繼續(xù)參照圖1，示例PMOS偏置序列發(fā)生器電路30可以通過表示為0N-0FF開關(guān)SWl 和0N-0FF開關(guān)SW3的堆疊的開關(guān)電路拓?fù)鋪韺崿F(xiàn)。在所示示例中，當(dāng)在采樣模式中CLK為 ON (即，在所示示例中為GND)時，SWl閉合。當(dāng)CLK為ON時NCLK為0FF，因此在采樣模式期 間SW3為OFF。因此，通過圖1的示例PMOS偏置序列發(fā)生器電路30中所示的開關(guān)SWl和SW3 的示例拓?fù)?，在采樣模式中，第一和第?PMOS信號開關(guān)FET對和沈為0N，即處于導(dǎo)通狀 態(tài)，并且它們相應(yīng)的本體bl和1^2連接至輸入節(jié)點A，從而將這些相應(yīng)本體偏置至Signal_ In電壓。所描述的PMOS信號開關(guān)FET 24和沈在采樣模式期間的這種偏置，除了其他特征益處之外，提供了通過PMOS FET對和沈的Signal Jn信號所遇到的導(dǎo)通電阻的顯著降低。繼續(xù)參照圖1，當(dāng)CLK變化至其OFF狀態(tài)(即，達(dá)到Vdd)，示例10切換到保持模式。 CLK將Vdd電壓置于第一和第二 PMOS信號開關(guān)FET M和沈的柵極處，這使FET截止。在 CKL從ON變到OFF的同時，其互補(bǔ)NCLK從OFF變到ON。響應(yīng)于此，開關(guān)SWl斷開，而開關(guān) SW3閉合，并且這將偏置節(jié)點SB連接至Vdd電源，并經(jīng)由PMOS本體偏置電源線28連接至本 體連接bl和1^2，將第一和第二 PMOS信號開關(guān)晶體管M、26的本體偏置至Vdd電源。得到的第一和第二 PMOS信號開關(guān)FET的反偏置將輸入節(jié)點A處的任何變化與輸 出節(jié)點B嚴(yán)重隔離。因此，保持存儲在電容器“Cs”上的信號，直到采樣時鐘CLK的下一 OFF 到ON邊沿(圖中未示出)到達(dá)。圖2是根據(jù)一個或多個實施例的具有開關(guān)本體PMOS偽FET的一個開關(guān)本體PMOS S/H開關(guān)的一個示例實現(xiàn)方式200的電路圖示。示例200可以但并非必然被構(gòu)造為圖1的 示例10的結(jié)構(gòu)上的附加結(jié)構(gòu)。然而，為了輔助理解諸如示例200的實施例的構(gòu)思，將該示 例描述為圖1的示例10的附加結(jié)構(gòu)，其中所有類似部件具有類似附圖標(biāo)記，除非另外指出 或根據(jù)上下文清楚看出，所有類似部件執(zhí)行類似操作以完成類似功能。參照圖2，示例200分別用第一和第二分支202和204代替圖1的第一和第二分支 12和18。第一分支202插入與第一 PMOS信號開關(guān)FET M串聯(lián)的第一 PMOS偽FET 206， 類似但不相同地，第二分支204插入與第二 PMOS信號開關(guān)FET 26串聯(lián)的第二 PMOS偽FET 208。第二 PMOS偽FET 208與第一 PMOS偽FET的布置方式不同，因為為了后續(xù)部分處更 詳細(xì)描述的功能，第一 PMOS偽FET 206連接在從輸入節(jié)點A至第一 PMOS信號開關(guān)FET 24 的路徑上，而第二 PMOS偽FET 208連接在第二 PMOS信號開關(guān)FET沈與輸出節(jié)點B之間的 路徑上。第一和第二 PMOS偽FET (這里被稱作“偽FET”)各自的源極和漏極例如通過一條 導(dǎo)線(表示為線，但沒有單獨編號)被短接在一起，該導(dǎo)線在偽FET的外部將源極和漏極連 接。繼續(xù)參照圖2，第一和第二 PMOS信號開關(guān)FET 24和沈具有如以上參照根據(jù)一個 實施例的圖1中示例10所述的相應(yīng)本體連接bl和132。第一和第二 PMOS偽FET 206和 208具有分別標(biāo)記為“b3”和“b4”的類似相應(yīng)本體連接。FET本體互補(bǔ)偏置序列發(fā)生器電 路210(下文中被稱作“互補(bǔ)偏置序列發(fā)生器210”)代替圖1中示例10的信號開關(guān)晶體管 偏置序列發(fā)生器電路30。所示的示例互補(bǔ)偏置序列發(fā)生器210包括上述一對開關(guān)SWl和 Sff3,并且如上所述，第一和第二 PMOS開關(guān)FET 24和沈的本體連接bl和M例如經(jīng)由上述 開關(guān)FET偏置線28連接至開關(guān)對SWl和SW3。因此如上所述，針對采樣模式和保持模式，例 如通過CLK和NCLK的操作，對第一和第二 PMOS信號開關(guān)FET施加偏置。示例互補(bǔ)偏置序 列發(fā)生器210還包括開關(guān)SW2和SW4的第二堆疊，被布置為在任意標(biāo)記為“SMD”的偽FET 偏置節(jié)點上產(chǎn)生特定偏置電壓。這經(jīng)由偽FET偏置線212分別連接至第一和第二 PMOS偽 FET 206和208的本體連接b3和b4。為了在后續(xù)部分更詳細(xì)描述，針對第一和第二 PMOS 偽FET206和208的偏置序列和電平一般與第一和第二 PMOS信號開關(guān)FET 24和沈的偏置 序列和電平互補(bǔ)。參照圖2，第一和第二 PMOS偽FET 206和208的柵極(未單獨編號)受采樣和保 持CLK的反轉(zhuǎn)信號的控制，該反轉(zhuǎn)信號可以是上述NCLK。如在后續(xù)部分更詳細(xì)描述的那樣， 優(yōu)選地，CLK和NCLK信號的邊沿具有最小偏差，尤其是CLK的上升沿相對于NCLK的相應(yīng)下降沿，CLK的上升沿將示例200從采樣模式切換至保持模式。繼續(xù)參照圖2，在采樣模式期間(CLK處于GND的間隔)，開關(guān)SW2為OFF，SW4為 ON。因此本體連接b3和b4被偏置在VDD，相反第一和第二 PMOS信號開關(guān)FET的本體連接 bl和1^2被偏置在Signal_In電壓。在CLK處于GND的同時，NCLK處于VDD，使第一和第二 PMOS偽FET206和208截止。當(dāng)電路200在CLK到Vdd的上升沿處切換至保持模式時，開關(guān) SW2接通，SW4斷開。如圖2所示，結(jié)果是第一和第二 PMOS偽FET的本體連接b3和b4切換 至輸出節(jié)點B，如果輸出節(jié)點B附有保持電容器Cs，則輸出節(jié)點B是保持信號。在CLK變?yōu)?Vdd的同時，NCLK變?yōu)镚ND，并且第一和第二 PMOS偽FET 206和208導(dǎo)通。優(yōu)選地，由于后續(xù)部分中更詳細(xì)描述的容易理解的原因，第一和第二 PMOS偽FET 206和208的幾何形狀、性能相關(guān)尺寸以及物理實現(xiàn)方位與第一和第二 PMOS信號開關(guān)FET 24和沈的幾何形狀、性能相關(guān)尺寸以及物理實現(xiàn)方位相同或基本上相同。參照圖2，這種 優(yōu)選的結(jié)構(gòu)關(guān)系由均以同一“W/L”標(biāo)簽來標(biāo)記的第一和第二 PMOS信號開關(guān)FETM和沈以 及第一和第二 PMOS偽FET206和208來表示，其中“W/L”表示“寬度”和“長度”，這些術(shù)語 用在這些實施例相關(guān)的FET領(lǐng)域中。至于“相同”的意義，將理解，數(shù)值范圍和特定物理參 數(shù)是與應(yīng)用相關(guān)的，并且S/H器件相關(guān)領(lǐng)域的普通技術(shù)人員在將一般專門知識和工程實踐 的一般標(biāo)準(zhǔn)應(yīng)用于本公開時，可以容易且充分認(rèn)識到滿足應(yīng)用的具體公差、數(shù)值范圍等。出于參考的目的，使用如在圖2的示例200上執(zhí)行的所述示意操作，來描述根據(jù)一 個實施例的示例方法。S/H器件相關(guān)領(lǐng)域的普通技術(shù)人員在閱讀整個公開時，將理解其補(bǔ)償 電荷注入效應(yīng)和時鐘饋通效應(yīng)的構(gòu)思以及相關(guān)進(jìn)步，足以進(jìn)一步實踐根據(jù)一個或多個實施 例的方法。首先，諸如PMOS信號開關(guān)FET 24和沈之類的導(dǎo)通PMOS開關(guān)的特性在于導(dǎo)電 溝道存在于柵極之下。導(dǎo)電溝道由低至足以從N阱收集正電荷并且在N阱面對柵極的表面 處形成高濃度層(即，溝道)的柵極到本體電壓來形成。這在溝道與N阱之間的界面處留 下耗盡區(qū)。當(dāng)PMOS信號開關(guān)FET對和沈的柵極電壓從GND升至Vdd時，維持上述導(dǎo)電溝 道和耗盡區(qū)的電場停止。當(dāng)然，這將PMOS開關(guān)從ON切換至OFF。同時，由于維持導(dǎo)電溝道 的電場停止，因此形成導(dǎo)電溝道的正電荷必須去往其他地方。一些正電荷可以耗散到N阱。 然而，各種因素(特別是包括與溝道中電荷具有相同電場極性的上述耗盡區(qū))防止溝道中 存儲的多數(shù)正電荷遷移回到N阱中，相反這些正電荷的大部分通過源極和漏極流出。流出 的電荷形成至輸入節(jié)點A和輸出節(jié)點B的短持續(xù)時間充分電荷注入。到輸入節(jié)點A的短持 續(xù)時間電荷注入引起了過沖(over-shoot)電壓，并且這種過沖電壓的穩(wěn)定時間(settling time)由輸入信號源的電壓電平以及源出電流和排出電流的能力來決定。更重要地，至輸出 節(jié)點的短持續(xù)時間電荷注入引起了信號相關(guān)偏移，信號相關(guān)偏移可以是非線性誤差的主要 源由。這種非線性誤差被稱作“溝道電荷注入效應(yīng)”。關(guān)于圖2中示例S/H饋送電路200的操作和方法的示意示例示出了實施例所提供 的優(yōu)點和特征，包括消除上述溝道電荷注入效應(yīng)?，F(xiàn)在參照示例圖2示例200，在采樣模式期間(S卩，當(dāng)CLK為ON時)，第一和第二 PMOS信號開關(guān)FET對和沈?qū)?。因此在這些FET M和沈的柵極之下形成導(dǎo)電溝道。每個 溝道中的總電荷(表示為“Qs”)由器件的尺寸、柵極到源極電壓差Ves(Ves = Vg-Vs)和閾值 電壓“VTH”來確定。Vth電壓是柵極材料與溝道區(qū)域中體硅之間的功函數(shù)(work function),費米勢O^ermi potential)、耗盡層電荷、由于界面處雜質(zhì)和非理想性而引起的正電荷、柵 極電容以及源極到本體偏置(Vsb)的函數(shù)。將理解，在根據(jù)實施例的電路中Vsb可以為零，這 是由于在CLK的上升沿，PMOS信號開關(guān)FET的本體偏置電平與輸入節(jié)點A處所表現(xiàn)的信號 電壓電平相同，例如，第一 PMOS信號開關(guān)FET 24的本體連接b 1可以連接至其源極，并且第 二 PMOS信號開關(guān)FET 26的本體連接1^2可以具有與其連接至輸出節(jié)點B的源極相同的電 壓電平，其中，當(dāng)采樣CLK上升沿到來時，對輸入信號進(jìn)行采樣，并充分穩(wěn)定。繼續(xù)參照圖2的示例200，關(guān)于PMOS偽FET 206和208，在采樣模式期間，NCLK為 OFF (是Vdd)，因此，這些FET截止。如上所述，它們的相應(yīng)本體連接b3和b4通過Vdd電源電 勢而被反向偏置。反向偏置在206和208中均引起反向偏置p-n結(jié)，并因此建立了圍繞它們 相應(yīng)源極和漏極區(qū)域的耗盡區(qū)。在NCLK的上升沿存在于偽PMOS FET 206、208的N阱(下 文中稱作耗盡區(qū))中的電荷(這里被任意標(biāo)記為“Qh”)在該沿之后在短時間間隔內(nèi)耗散。 由于通過FET 206和208的本體反向偏置而形成的耗盡區(qū)，從偽PMOS FET 206、208各自的 源極和漏極排出電荷Qh，然后電荷在向輸入節(jié)點A提供輸入信號的信號源與Cs之間分布。 然而，由于在采樣模式中，由于第一和第二 PMOS信號開關(guān)FET對和沈?qū)ǎ嬖趶妮敵龉?jié) 點B到信號源的DC路徑，最終迫使采樣電容器Cs上的采樣電壓具有與Signaljn相同的 值，而不是由電荷Qh來確定。當(dāng)CLK從GND變化到Vdd時，電路200變化到保持模式，由于第一和第二 PMOS信號 開關(guān)FET對和沈截止，輸入節(jié)點A與輸出節(jié)點B隔離。采樣模式期間在FET對和沈中 形成的溝道于是消失，并且將每個溝道中的總電荷“Qs”排到輸入節(jié)點A和輸出節(jié)點B。同 時，如上所述，變到OFF的CLK和變到ON的NCLK控制開關(guān)SWl和SW3經(jīng)由線觀將Vdd連接 至本地連接bl和1^2，將Vsb設(shè)置為負(fù)電壓VS-VDD。這與上述針對采樣模式期間PMOS偽FET 206和208(在該模式期間FET 206、208被反向偏置)的情況相同。保持模式期間對PMOS FET 24和沈的這種反向偏置在它們的柵極下建立了耗盡區(qū)。假定MOS FET 24和沈的物理尺寸、幾何形狀以及其他參數(shù)值與PMOS偽FET 206 和208的相應(yīng)物理尺寸、幾何形狀以及其他參數(shù)相同，來自PMOS FET對和沈中新產(chǎn)生的 耗盡區(qū)的電荷等于Qh。如上所述，Qh也注入到輸入節(jié)點A和輸出節(jié)點B。因此，由于PMOS FET對和沈的截止，在輸入節(jié)點A和輸出節(jié)點B處表現(xiàn)出的總電荷是Qs+Qh。PM0SFET 24 和沈截止的同時，PMOS偽FET 206和208導(dǎo)通，從反向偏置耗盡狀態(tài)到導(dǎo)通狀態(tài)，這是由于 饋送206、208柵極的NCLK變?yōu)镚ND。開關(guān)SW2和SW4在CLK和NCLK的控制下也發(fā)生變化， 將206和208的本體偏置到輸出節(jié)點B上的電壓，在輸出節(jié)點B處是存儲在Cs電容器中的 采樣信號。因此，在206和208的柵極之下建立了溝道。將理解的是，所建立的這些溝道的 每個新實例吸收電荷Qs，此外，電荷Qh需要填充耗盡區(qū)，該耗盡區(qū)是采樣模式中在PMOS偽 晶體管206、208中產(chǎn)生的。本領(lǐng)域普通技術(shù)人員根據(jù)上述描述將理解，當(dāng)根據(jù)圖2的示例200的S/H饋送電 路(使PMOS偽FET 206和208的物理參數(shù)與PMOS信號開關(guān)FET 24和沈的物理參數(shù)匹 配)從采樣狀態(tài)切換到保持狀態(tài)時，PMOS偽FET所吸收的總電荷是Qs+Qh。這與上述在保 持模式期間從PMOS信號開關(guān)FET 24和沈的溝道和耗盡區(qū)注入的總電荷正好相等。因此，容易看到，在所描述的對根據(jù)圖2的示例200的S/H器件的采樣和保持操作 中，在Cs上不會添加附加電荷，也不會引入任何偏移。因此，除了根據(jù)圖2的示例200的S/H饋送電路的其他特征和益處之外，一個特征和益處在于連接在輸入節(jié)點A與輸出節(jié)點B 之間的PMOS信號開關(guān)FET (例如FET M和沈)的“溝道電荷注入效應(yīng)”可以得到完全補(bǔ)償。將描述在根據(jù)圖2的示例200的采樣和保持器件中的時鐘饋通效應(yīng)消除，這種時 鐘饋通效應(yīng)消除由根據(jù)實施例對S/H器件執(zhí)行的S/H操作和方法所提供。一般地，所示實 施例中沒有偽FET 206和208的情況下，一種類型的時鐘饋通源于CLK變化狀態(tài)(S卩，CLK 邊沿)的電壓變化通過PMOS信號開關(guān)FET 24和沈的柵極到源極/柵極到漏極寄生電容 器耦合至采樣電容器Cs和輸入節(jié)點A。參照圖2，示出了這些寄生電容，并標(biāo)記為模型元件 “Cgs” 和 “Cgd”。如以上參照圖2所述，在采樣到保持轉(zhuǎn)變時，CLK信號從GND切換到VDD。CLK的電 壓變化Vdd于是經(jīng)由第一 PMOS信號開關(guān)FET 24的寄生電容器“Cgd”以及經(jīng)由第二 PMOS信 號開關(guān)FET 26的寄生電容器“Cgs”耦合至輸出節(jié)點B，然后在這些寄生電容器與保持電容 器Cs之中重新分布。不存在諸如圖2的PMOS偽晶體管206和208之類的偽FET或等同物 (柵極偏置通常與PMOS信號開關(guān)FET對和沈的柵極偏置互補(bǔ))的布置的情況下，這產(chǎn)生 了可以被稱作+Vtw sw的偏移。此外，出于類似的原因，在不存在諸如圖2的示例200之類的 S/H饋送電路的上述特征的情況下，采樣到保持轉(zhuǎn)變期間CLK的電壓變化Vdd經(jīng)由第一 PMOS 信號開關(guān)FET M的所示寄生電容器“Cgs”以及第二 PMOS信號開關(guān)FET沈的所示寄生電 容器“Cgd”耦合至輸入節(jié)點A。本領(lǐng)域普通技術(shù)人員將理解，這種耦合引入了正的假信號 (glitch)ο現(xiàn)在參照圖2，在CLK信號從GND到Vdd的上述切換(發(fā)起從采樣模式到保持模式 的變化)的同時，連接至PMOS偽晶體管206和208的柵極的NCLK從Vdd切換至GND。根據(jù) 一個優(yōu)選實施例，PMOS偽晶體管206和208在結(jié)構(gòu)上實質(zhì)上等同于PMOS信號開關(guān)FET 24 和26，具有與PMOS信號開關(guān)FET 24和洸實質(zhì)上相同的“Cgs”和“Cgd”值。因此，參照 PMOS偽FET 208，該FET 208的柵極處所獲得的電壓變化(等于-Vdd)通過FET寄生電容器 “Cgs”和“Cgd”耦合至輸出節(jié)點B，然后在這些電容器與Cs保持電容器之間共享。這產(chǎn)生 了可以被任意標(biāo)記為"-Vtwjiu■”的另一偏移。類似地，參照PMOS偽FET 206，當(dāng)連接至PMOS偽FET 206的柵極的NCLK從Vdd切 換至GND時，電壓變化經(jīng)由FET 206的“Cgs”和“Cgd”耦合至輸入節(jié)點A，并且進(jìn)入輸入節(jié) 點A，引入了負(fù)的假信號。如上所述，根據(jù)圖2的S/H饋送電路200所示例的至少一個上述實施例，PMOS信 號開關(guān)FET 24和沈以及PMOS偽FET 206和208可以在物理上彼此相關(guān)地來構(gòu)造和布置， 使得第二 PMOS偽FET 208的“Cgs”和“Cgd”等于第二 PMOS信號開關(guān)FET 26的“Cgs”和 第一 PMOS信號開關(guān)FET 24的"Cgd",以及第一 PMOS偽FET 206的“Cgs”和“Cgd”分別等 于第一 PMOS信號開關(guān)FET 24的“Cgs”和第二 PMOS信號開關(guān)FET 26的“Cgd”。因此，"+Voff sw"和"-Vtw duwy”之和可以為零，因此提供了以下益處和特征可以消 除Cs上的偏移，可以消除假信號。于是，因此可以消除時鐘饋通效應(yīng)。即使受到PMOS信號 開關(guān)FET 24和沈與PMOS偽FET 206和208之間失配的影響，也至少將時鐘饋通效應(yīng)降低 至FET 24和沈與FET 206和208之間的工藝失配所約束的水平。根據(jù)上述實施例的S/H饋送電路的預(yù)期應(yīng)用包括共模電壓(定義為電源電勢Vdd 的一半)的采樣和保持，以最大化開關(guān)電容器電路的動態(tài)范圍，以及圍繞共模電平以有限變化范圍擺動的模擬信號。優(yōu)選地，所有開關(guān)本體器件(即，F(xiàn)ET 24J6、206和208)僅采用 PMOS FET。優(yōu)選地，在信號路徑中不存在NMOS FET，因此在輸入節(jié)點A處不發(fā)生負(fù)的假信號 可以接通開關(guān)，并且潛在地泄露在保持電容器Cs上存儲的電荷，這會引入另一偏移。優(yōu)選 地，如果例如在圖1的偏置序列發(fā)生器30或圖2的偏置序列發(fā)生器210、本體連接切換網(wǎng)絡(luò) 中使用任何NMOS器件(在圖1或2中未示出)，則可以在針對PMOS FET 24J6、206和208 的N阱所形成于的P襯底上構(gòu)造這些NMOS器件，并且優(yōu)選地，由地電勢對任何這樣的NMOS FET的本體進(jìn)行偏置。因此，如果使用任何這樣的NMOS器件，則不需要單獨的P阱。這提供 了另一益處可以使用簡單(如果不是最簡單的話)數(shù)字CMOS工藝來實現(xiàn)根據(jù)這些實施例 的S/H器件開關(guān)。圖3示出了可以在圖2的示例電路200中實現(xiàn)互補(bǔ)偏置序列發(fā)生器電路210的示 例配置300。參照圖3，示例300包括CMOS開關(guān)302和PMOS FET開關(guān)304的堆疊布置，以產(chǎn)生 針對PMOS信號開關(guān)FET 24和沈的本體連接bl和M的偏置電壓。在302和304的堆疊 布置中，CMOS開關(guān)302的一端302A可以連接至圖2的輸入節(jié)點A(圖3中未示出)，另一端 302B可以連接至PMOS FET 304的漏極304D，并且PMOS FET的源極304S可以連接至VDD。 COMS開關(guān)302的另一端302B與PMOS FET的漏極304D之間的所示連接可以形成圖2所示 的節(jié)點SB，饋送PMOS信號開關(guān)FET 24和沈的本體連接bl和1^2?？梢钥闯?，當(dāng)CLK為ON 時(是GND)，CMOS開關(guān)302接通，并且由于NCLK為OFF，PMOS FET開關(guān)304斷開。節(jié)點SB 因此連接至輸入節(jié)點A，來接收Signal_In。當(dāng)CLK為OFF且NLCK為ON時，302和304的 狀態(tài)反轉(zhuǎn)，并且節(jié)點SB通過PMOS FET開關(guān)304連接至Vdd。CMOS開關(guān)302和PMOS FET開 關(guān)304的所示堆疊還可以實現(xiàn)圖1的根據(jù)一個實施例的S/H饋送電路10的偏置序列發(fā)生 器30。繼續(xù)參照圖3，示例300還可以包括CMOS開關(guān)306和PMOS FET開關(guān)308的堆疊布 置，以產(chǎn)生饋送PMOS偽晶體管206和208的本體連接b3和b4的偏置電壓。該操作類似于 CMOS開關(guān)302和PMOS FET開關(guān)304的堆疊布置的上述操作。當(dāng)NCLK為ON(是GND)時， COMS開關(guān)306接通，并且由于CLK為OFF，PMOS FET開關(guān)308斷開。節(jié)點SMD因此連接至 輸出節(jié)點B，以接收在采樣電容器Cs上存儲的信號。當(dāng)NCLK為OFF且CLK為ON時，306和 308的狀態(tài)反轉(zhuǎn)，并且節(jié)點SMD通過PMOS FET開關(guān)308連接至VDD。將理解的是，圖3示出了電路功能框圖，并且可以不代表與PMOS信號開關(guān)FET 24 和沈和/或PMOS偽晶體管206和208有關(guān)的開關(guān)SWl至SW4的優(yōu)選物理布置。根據(jù)一個或多個實施例的一個方面，相對于形成具有圖2所示實施例的S/H饋送 電路的部件，形成圖3的示例300的部件的以下物理布置可以是優(yōu)選的SW1的CMOS開關(guān) 302實現(xiàn)方式優(yōu)選地可以位于PMOS信號開關(guān)FET 24和沈的本體與輸入節(jié)點A之間；SW3 的PMOS開關(guān)304實現(xiàn)方式優(yōu)選地可以位于PMOS信號開關(guān)FET 24和沈的本體與Vdd電源 之間；SW2的CMOS開關(guān)306優(yōu)選地可以位于PMOS偽FET 206和208的本體與輸出節(jié)點B之 間；以及SW4的PMOS FET 308實現(xiàn)方式優(yōu)選地可以位于PMOS偽FET 206和208的本體與 電源干線Vdd之間。繼續(xù)參照圖3，可以由Vdd電源電勢對在示例切換網(wǎng)絡(luò)300中使用的PMOS器件的 本體進(jìn)行偏置，并且可以由GND電勢對CMOS開關(guān)302和306內(nèi)的NMOS器件(未單獨編號)的本體進(jìn)行偏置。圖4示出了采樣和保持控制信號生成電路的一個實現(xiàn)方式400的電路圖，以從給 定CLK_IN生成CLK和NCLK。參照圖4，示例400包括反相器402，由連接在Vdd與GND之間 的PMOS FET (示出，但未單獨編號)和NMOS FET (示出，但未單獨編號)的堆疊形成；以及 常通(always-on)緩沖器404，由PMOS通過(pass)晶體管(示出，但未單獨編號)和NMOS 通過(pass)晶體管(示出，但未單獨編號)的并行連接形成。繼續(xù)參照圖4，在示例反相器402中，PMOS FET的源極連接至Vdd，并且PMOS FET的 漏極連接至NMOS FET的漏極，該連接是從中生成NCLK的中間點。反相器402的NMOS FET 的源極連接至GND。給定CLK_IN連接至反相器402中兩個FET的柵極。容易看出，當(dāng)CLK_ IN為Vdd時，PMOS FET截止且NMOS FET導(dǎo)通，從而從中生成NCLK信號的接點連接至GND。 NCLK因此是CLK_IN信號的反轉(zhuǎn)、延遲版本。NCLK被延遲是由于形成反相器402的FET的 固有開關(guān)延遲。延遲量可以是被任意稱作DLl個單位時間。繼續(xù)參照圖4，常通緩沖器404生成CLK作為CLK_IN信號的延遲、非反轉(zhuǎn)版本。延 遲量DL2優(yōu)選地與DLl相同，例如這通過使緩沖器404的FET形成為與反相器402的FET具 有相同、近似相同的物理參數(shù)、相對物理布置。緩沖器404常通，這是因為其PMOS FET的柵 極連接至GND且其本體被偏置在VDD，以及匪OS FET的柵極連接至Vdd且本體被偏置在GND。 緩沖器404的FET因此完全導(dǎo)通，使得CLK信號在全GND到Vdd范圍之中擺動。DLl與DL2之間的公差(在固定范圍方面或在統(tǒng)計方面)是應(yīng)用相關(guān)的，S/H器件 領(lǐng)域的普通技術(shù)人員考慮到具體應(yīng)用，在閱讀本公開時容易指出或認(rèn)識到這種公差。這些 技術(shù)人員容易理解，DLl與DL2之間的最大差值可以通過利用對這些技術(shù)人員在閱讀本公 開時可認(rèn)識到的因素進(jìn)行指定或計算的模型，例如在SPICE上對電路進(jìn)行建模來確定，上 述因素例如是與PMOS信號開關(guān)FET (例如，PMOS FET對和26)以及其關(guān)聯(lián)PMOS偽FET (例 如，F(xiàn)ET 206和208)相關(guān)聯(lián)的上述Qh和Qs電荷、這些FET各自的開關(guān)特性、這些FET各自 的“Cgs”和“Cgd”值、以及相關(guān)跡線延遲和阻抗。本領(lǐng)域普通技術(shù)人員在閱讀本公開時還容易理解，DLl與DL2之間的最大差值、以 及貫穿實際實現(xiàn)的電路各個點處CLK與NCLK邊沿之間的差別將影響以下匹配可操作信號 開關(guān)PMOS FET (例如，PMOSFET M和26)在根據(jù)上述實施例布置和操作時所呈現(xiàn)的電荷注 入和假信號與PMOS偽FET (例如，PMOS偽FET206和208)在根據(jù)上述實施例布置和操作時 所呈現(xiàn)的上述相反動作電荷注入和假信號之間的匹配。圖5是S/H饋送開關(guān)的一個示例分支的一個示例簡要截面圖500的示意，出于示 意目的，是根據(jù)圖2的示意示例200的示例分支202的截面圖。參照圖5，該示例在具有就 第一 N阱504和第二 N阱506的P襯底502上形成。第一 N阱504可以實現(xiàn)第一 PMOS偽 FET 206的本體，第二 N阱可以實現(xiàn)第一 PMOS信號開關(guān)FET M的本體。第一 N阱504可以 包含η+注入508和ρ+注入510和512，η+注入508形成第一 PMOS偽FET 206的本體連接 b3，p+注入510和512形成 Τ 206的漏極和源極(在圖2中未編號)。類似地，第二 N阱 506可以包含η+注入514和ρ+注入516和518，η+注入514形成第一 PMOS信號開關(guān)FET 24的本體連接bl，ρ+注入516和518形成FET 24的源極和漏極(在圖2中未編號)。繼續(xù)參照圖5，形成第一 PMOS偽FET 206的本體連接b3的η+注入508可以連接 至偏置線，例如，圖2的偏置線212，以及類似地，形成第一 PMOS信號開關(guān)FET 24的本體連接bl的η+注入514可以連接至偏置線，例如，圖2的偏置線觀。由N阱504上形成的介電 絕緣層522之上的η+多晶硅520所形成的柵極可以連接至NCLK，以形成第一 PMOS偽FET 206的柵極，并且如圖2所示，可以連接至NCLK信號。同樣，N阱506上形成的介電絕緣層 526之上的η+多晶硅5Μ所形成的柵極可以連接至CLK信號，以形成如圖2所示的第一 PMOS信號開關(guān)FET 24的柵極。優(yōu)選地，但并非必要地，由連接至GND的ρ+注入5 對P襯底502進(jìn)行偏置。盡管已經(jīng)具體參照各種示例實施例的某些示例方面詳細(xì)描述了這些示例實施例， 但是應(yīng)當(dāng)理解，本發(fā)明具有其他實施例，并且可以在各個顯而易見方面對其細(xì)節(jié)進(jìn)行修改。 本領(lǐng)域技術(shù)人員將容易認(rèn)識到，可以進(jìn)行變型和修改，而同時保持在本發(fā)明的精神和范圍 內(nèi)。相應(yīng)地，上述公開、說明書和附圖僅出于示意的目的，并不以任何方式限制由權(quán)利 要求所限定的本發(fā)明。
權(quán)利要求
1.一種采樣/保持饋送開關(guān)，用于可切換地將輸入節(jié)點連接至輸出節(jié)點以及將輸入節(jié) 點與輸出節(jié)點隔離，所述輸入節(jié)點可連接至信號源以接收輸入信號，所述輸出節(jié)點可連接 至采樣電容器，采樣電容器用于保持輸入信號的采樣，所述采樣/保持饋送開關(guān)包括第一信號分支，在一端連接至輸入節(jié)點且在另一端連接至輸出節(jié)點，具有第一 PMOS信 號開關(guān)FET和第一 PMOS偽FET，第一 PMOS信號開關(guān)FET具有相應(yīng)開關(guān)FET本體連接，第一 PMOS偽FET具有相應(yīng)偽FET本體連接；第二信號分支，在一端連接至輸入節(jié)點且在另一端連接至輸出節(jié)點，具有第二 PMOS信 號開關(guān)FET和第二 PMOS偽FET，第二 PMOS信號開關(guān)FET具有相應(yīng)開關(guān)FET本體連接，第二 PMOS偽FET具有相應(yīng)偽FET本體連接；開關(guān)FET偏置切換序列發(fā)生器，連接至開關(guān)FET本體連接，以在輸入節(jié)點與Vdd之間切 換PMOS信號開關(guān)FET的開關(guān)FET本體連接；偽FET偏置切換序列發(fā)生器，連接至偽FET本體連接，以在輸出節(jié)點與Vdd之間切換 PMOS偽FET的偽FET本體連接；時鐘發(fā)生器電路，連接至開關(guān)FET和偽FET，被配置為向所述開關(guān)FET和所述偽FET輸 入多個控制信號，以控制開關(guān)FET并控制偽FET，來從第一操作狀態(tài)切換至第二操作狀態(tài)。
2.根據(jù)權(quán)利要求1所述的采樣/保持饋送開關(guān)，其中，時鐘發(fā)生器電路生成在采樣狀態(tài)電壓與保持狀態(tài)電壓之間切換的時鐘信號CLK，以及其中，第一 PMOS信號開關(guān)FET具有連接至所述CLK信號的柵極、連接至輸入節(jié)點的源 極、連接至輸出節(jié)點的漏極，所述FET被配置為響應(yīng)于所述CLK處于采樣狀態(tài)電壓而在所 述源極和所述漏極之間形成導(dǎo)電溝道，以及響應(yīng)于所述CLK處于保持狀態(tài)電壓而移除所述 導(dǎo)電溝道，其中，第二 PMOS信號開關(guān)FET具有連接至所述CLK信號的柵極、連接至輸出節(jié)點的源 極、連接至輸入節(jié)點的漏極，所述FET被配置為響應(yīng)于所述CLK處于采樣狀態(tài)電壓而在所 述源極與所述漏極之間形成導(dǎo)電溝道，以及響應(yīng)于所述CLK處于保持狀態(tài)電壓而移除所述 導(dǎo)電溝道。
3.根據(jù)權(quán)利要求1所述的采樣/保持饋送開關(guān)，其中，時鐘發(fā)生器電路生成在采樣狀態(tài)電壓與保持狀態(tài)電壓之間切換的時鐘信號CLK， 并且生成所述CLK的反轉(zhuǎn)信號NCLK，其中，第一 PMOS偽FET具有連接至所述NCLK的柵極、直接連接至第一 PMOS信號開關(guān) FET源極的源極、直接連接至輸入節(jié)點的漏極，其源極和漏極通過位于第一 PMOS信號開關(guān) FET的源極與輸入節(jié)點之間的低阻抗金屬線而連接，以及其中，第二 PMOS偽FET具有連接至所述NCLK的柵極、直接連接至第二 PMOS信號開關(guān) FET源極的源極、直接連接至輸出節(jié)點的漏極，其源極和漏極通過位于第二 PMOS信號開關(guān) FET的源極與輸出節(jié)點之間的低阻抗金屬線而連接。
4.根據(jù)權(quán)利要求1所述的采樣/保持饋送開關(guān)，其中，時鐘發(fā)生器電路生成在采樣狀態(tài) 電壓與保持狀態(tài)電壓之間切換的時鐘信號CLK，并且生成所述CLK的反轉(zhuǎn)信號NCLK，其中開 關(guān)FET偏置切換序列發(fā)生器包括第一開關(guān)，受所述CLK控制以在接通狀態(tài)與斷開狀態(tài)之間進(jìn)行切換，所述接通狀態(tài)響應(yīng)于所述CLK處于所述采樣狀態(tài)電壓，將輸入節(jié)點連接至第一和第二 PMOS信號開關(guān)FET的 開關(guān)FET本體連接，所述斷開狀態(tài)響應(yīng)于所述CLK處于所述保持狀態(tài)電壓，將輸入節(jié)點與第 一和第二 PMOS信號開關(guān)FET的開關(guān)FET本體連接斷開；以及第二開關(guān)，受所述NCLK控制，具有接通狀態(tài)與斷開狀態(tài)，所述接通狀態(tài)響應(yīng)于所述CLK 處于所述保持狀態(tài)電壓，將Vdd節(jié)點連接至第一和第二 PMOS信號開關(guān)FET的FET開關(guān)本體 連接，所述斷開狀態(tài)響應(yīng)于所述CLK處于所述采樣狀態(tài)電壓，將Vdd節(jié)點與第一和第二 PMOS 信號開關(guān)FET的FET開關(guān)本體連接斷開。
5.根據(jù)權(quán)利要求1所述的采樣/保持饋送開關(guān)，其中，時鐘發(fā)生器電路生成在采樣狀態(tài) 電壓與保持狀態(tài)電壓之間切換的時鐘信號CLK，并且生成所述CLK的反轉(zhuǎn)信號NCLK，其中偽 FET偏置切換序列發(fā)生器包括第一開關(guān)，受所述NCLK控制以在接通狀態(tài)與斷開狀態(tài)之間進(jìn)行切換，所述接通狀態(tài)響 應(yīng)于所述CLK處于所述保持狀態(tài)電壓，將輸出節(jié)點連接至第一和第二 PMOS偽FET的偽FET 本體連接，所述斷開狀態(tài)響應(yīng)于所述CLK處于所述采樣狀態(tài)電壓，將輸出節(jié)點與第一和第 二 PMOS偽FET的偽FET本體連接斷開；以及第二開關(guān)，受所述CLK控制，具有接通狀態(tài)與斷開狀態(tài)，所述接通狀態(tài)響應(yīng)于所述CLK 處于所述采樣狀態(tài)電壓，將Vdd節(jié)點連接至第一和第二 PMOS偽FET的偽FET本體連接，所述 斷開狀態(tài)響應(yīng)于所述CLK處于所述保持狀態(tài)電壓，將Vdd節(jié)點與第一和第二 PMOS偽FET的 偽FET本體連接斷開。
6.根據(jù)權(quán)利要求1所述的采樣/保持饋送開關(guān)，其中，時鐘發(fā)生器電路接收給定時鐘信 號CLK_IN，以響應(yīng)于此生成時鐘信號CLK以及和所述CLK的反轉(zhuǎn)信號NCLK，所述時鐘發(fā)生 器電路包括反相器，由具有給定PMOS晶體管大小的一個PMOS晶體管以及具有給定NMOS晶體管大 小的一個NMOS晶體管形成，用來接收CLK_IN，并且響應(yīng)于此，生成所述NCLK ；以及常通緩沖器，接收所述CLK_IN，并響應(yīng)于此，生成所述CLK，所述常通緩沖器由具有所 述給定PMOS晶體管大小的PMOS晶體管以及具有所述給定NMOS晶體管大小的NMOS晶體管 形成。
7.根據(jù)權(quán)利要求1所述的采樣/保持饋送開關(guān)，其中，第一 PMOS信號開關(guān)FET具有給定幾何形狀、給定性能相關(guān)尺寸以及給定物理實 現(xiàn)方位，以及其中，第二 PMOS信號開關(guān)FET、第一信號分支中的第一 PMOS偽FET以及第二信號分支 中的第二 PMOS偽FET各自均具有與所述給定幾何形狀、所述給定性能相關(guān)尺寸以及所述給 定物理實現(xiàn)方位相同的幾何形狀、性能相關(guān)尺寸以及物理實現(xiàn)方位。
全文摘要
本發(fā)明提供了具有開關(guān)本體偽單元的開關(guān)本體PMOS開關(guān)，具體地一種模擬采樣和保持開關(guān)，該開關(guān)具有從輸入節(jié)點延伸至與保持電容器相連接的輸出節(jié)點的并行分支，每個分支具有與PMOS偽FET串聯(lián)的PMOS信號開關(guān)FET。采樣時鐘控制PMOS信號開關(guān)FET的導(dǎo)通-截止切換，并且采樣時鐘的反轉(zhuǎn)信號控制PMOS偽FET的互補(bǔ)導(dǎo)通-截止切換。偏置序列發(fā)生器電路與PMOS信號開關(guān)FET和PMOS偽FET的相應(yīng)導(dǎo)通-截止?fàn)顟B(tài)同步地，對PMOS信號開關(guān)FET進(jìn)行偏置，并且以互補(bǔ)方式對PMOS偽FET進(jìn)行偏置。PMOS偽FET的導(dǎo)通-截止切換注入電荷，抵消PMOS信號開關(guān)FET的電荷注入，并且注入假信號，抵消PMOS信號開關(guān)FET注入的假信號。
文檔編號H03K17/687GK102088282SQ201010578280
公開日2011年6月8日 申請日期2010年12月3日 優(yōu)先權(quán)日2009年12月3日
發(fā)明者凱文·馬胡提, 吳瓊 申請人:Nxp股份有限公司