專(zhuān)利名稱(chēng)：用于可調(diào)輸出數(shù)控電源中的高速低耗數(shù)字脈寬調(diào)制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字脈寬調(diào)制電路(DPWM)，尤其是應(yīng)用于輸出電壓實(shí)時(shí)可調(diào)的數(shù)字控 制開(kāi)關(guān)電源電路中的一種高速低功耗數(shù)字脈寬調(diào)制器，涉及集成電路的設(shè)計(jì)，屬電子技術(shù) 領(lǐng)域。
背景技術(shù)：
采用數(shù)字反饋控制的開(kāi)關(guān)電源，可以顯著提高系統(tǒng)的性能，因?yàn)閿?shù)字控制方法靈 活多變，可實(shí)現(xiàn)復(fù)雜控制算法，且對(duì)外部條件變化的敏感度較低。因此數(shù)字控制開(kāi)關(guān)電源越 來(lái)越多的應(yīng)用到SoC系統(tǒng)中，提供品質(zhì)優(yōu)良的電源電壓，這也反過(guò)來(lái)對(duì)電源提出了更高的 要求。要求電源紋波越來(lái)越小，意味著控制環(huán)路中量化器的量化精度越來(lái)越高，即量化 器具有高分辨率。并且為了消除數(shù)字控制環(huán)路中特有的由于量化分辨率不匹配帶來(lái)的輸出 極限環(huán)振蕩，也要求DPWM量化器具有高分辨率。另外，SoC系統(tǒng)中常常采用動(dòng)態(tài)電壓調(diào)制 (DVS,Dynamic Voltage Scale)技術(shù)，能夠根據(jù)不同的負(fù)載情況，改變所需的電源電壓和工 作頻率值，從而降低系統(tǒng)總的功耗。而對(duì)于開(kāi)關(guān)電源來(lái)講，即為能夠根據(jù)外部控制命令即時(shí) 的轉(zhuǎn)換輸出電壓值的大小。這對(duì)電源的瞬時(shí)響應(yīng)速度也提出了較高的要求?，F(xiàn)有的數(shù)字脈寬調(diào)制器方案中，高分辨率的要求往往會(huì)導(dǎo)致電路面積或時(shí)鐘工作 頻率過(guò)高，通常采用計(jì)數(shù)比較-延遲線混合結(jié)構(gòu)的DPWM，在電路面積和時(shí)鐘頻率之間進(jìn)行 折中?；旌闲虳PWM電路是將需要調(diào)制的占空比命令信號(hào)分為粗調(diào)部分和精調(diào)部分，共同作 用于輸出端的RS觸發(fā)器，控制最終的占空比信號(hào)的大小。在分辨精度較高或者分辨范圍較 大的情況下，在這種調(diào)制方式需要處理的分辨位數(shù)也較多，同樣會(huì)使得電路中功耗增大。并 且當(dāng)要求輸出電壓穩(wěn)態(tài)值改變時(shí)，此結(jié)構(gòu)只能根據(jù)當(dāng)前電壓和期望電壓的狀態(tài)一步一步慢 慢調(diào)節(jié)。因此，為滿足SoC對(duì)于電源電壓性能的要求，需要對(duì)開(kāi)關(guān)電源進(jìn)行改進(jìn)，特別是對(duì) DPWM電路進(jìn)行優(yōu)化，在保證有效分辨精度不變的情況下減少損耗，同時(shí)提高控制信號(hào)變化 時(shí)輸出電壓跟隨變化的速度。

發(fā)明內(nèi)容
本發(fā)明提供了一種用于可調(diào)輸出數(shù)控電源中的高速低耗數(shù)字脈寬調(diào)制器，在保持 現(xiàn)有計(jì)數(shù)比較-延遲線混合結(jié)構(gòu)DPWM方案中芯片面積、功率損耗等優(yōu)點(diǎn)的基礎(chǔ)上，采用預(yù) 調(diào)制方式，在保證有效分辨精度不變的情況下降低了分辨位數(shù)，從根本上保證了低的工作 頻率和小的電路面積，降低了電路功耗。并且能夠迅速將輸出占空比值調(diào)節(jié)到期望值附近， 縮短了調(diào)節(jié)周期，提高系統(tǒng)的響應(yīng)速度。本發(fā)明詳細(xì)技術(shù)方案為本發(fā)明所述的用于可調(diào)輸出數(shù)控電源中的高速低耗數(shù)字脈寬調(diào)制器，包括計(jì)數(shù) 比較-延遲混合電路和輸出邏輯電路，所述的輸出邏輯電路包括第二比較器、RS觸發(fā)器、第 一選擇器及第二選擇器，所述第一選擇器的一個(gè)輸入端與所述計(jì)數(shù)比較-延遲混合電路的計(jì)數(shù)比較輸出端連接，第一選擇器的輸出端與RS觸發(fā)器的復(fù)位端R連接，RS觸發(fā)器的置位 端S與所述計(jì)數(shù)比較-延遲混合電路的延遲信號(hào)輸出端連接，RS觸發(fā)器的輸出端與第二選 擇器的一個(gè)輸入端連接，第二選擇器的另一個(gè)輸入端上連接有預(yù)調(diào)節(jié)邏輯電路，所述的預(yù) 調(diào)節(jié)邏輯電路包括分頻器、選通器、第二計(jì)數(shù)器以及第三比較器，所述分頻器的輸入端用于 輸入時(shí)鐘信號(hào)(elk)，分頻器的輸出端與第二計(jì)數(shù)器的輸入端連接，第二計(jì)數(shù)器的輸出端與 第三比較器的B端連接，所述選通器的輸入端用于輸入預(yù)調(diào)固定占空比命令信號(hào)(VMf)，選 通器的輸出端與第三比較器的A端連接，第三比較器的第一輸出端與輸出邏輯電路中的第 二選擇器的另一個(gè)輸入端連接，第三比較器的第二輸出端連接有門(mén)控時(shí)鐘邏輯電路，當(dāng)?shù)?三比較器A端的數(shù)值大于B端的數(shù)值，則第三比較器的第一輸出端輸出高電平，第三比較器 的第二輸出端輸出低電平，否則，第三比較器的第一輸出端輸出低電平，第三比較器的第二 輸出端輸出高電平，所述第二比較器的B端用于輸入占空比高位控制命令，所述第二比較 器的A端與預(yù)調(diào)節(jié)邏輯電路中的選通器的輸出端連接，當(dāng)?shù)诙容^器A端的數(shù)值大于B端 的數(shù)值，則第二比較器輸出高電平，否則，第二比較器輸出低電平，并且，所述的第二比較器 輸出信號(hào)作為第二選擇器的控制信號(hào)，當(dāng)?shù)诙容^器輸出高電平時(shí)，第二選擇器輸出第三 比較器的第一輸出端信號(hào)，當(dāng)?shù)诙容^器輸出低電平時(shí)，第二選擇器輸出RS觸發(fā)器的輸出 信號(hào)，所述第一選擇器的另一個(gè)輸入端與所述預(yù)調(diào)節(jié)邏輯電路中第三比較器的第一輸出端 連接，第一選擇器的控制端與所述預(yù)調(diào)節(jié)邏輯電路中選通器的輸出端連接，當(dāng)選通器輸出 為全零時(shí)，第一選擇器輸出所述計(jì)數(shù)比較-延遲混合電路的計(jì)數(shù)比較輸出端數(shù)據(jù)，當(dāng)選通 器輸出為非全零時(shí)，第一選擇器輸出所述預(yù)調(diào)節(jié)邏輯電路中第三比較器的第一輸出端的數(shù) 據(jù)，所述門(mén)控時(shí)鐘邏輯電路的第一輸入端與第三比較器的第一輸出端連接，門(mén)控時(shí)鐘邏輯 電路的第二輸入端與第三比較器的第二輸出端連接，門(mén)控時(shí)鐘邏輯電路的第三輸入端用于 輸入時(shí)鐘信號(hào)(elk)，并與所述分頻器的輸入端連接，門(mén)控時(shí)鐘邏輯電路的輸出端與所述計(jì) 數(shù)比較-延遲混合電路中的第一計(jì)數(shù)器的時(shí)鐘端連接。所述計(jì)數(shù)比較-延遲混合電路包括 第一計(jì)數(shù)器、第一比較器、延遲單元組以及多路選擇器，所述第一計(jì)數(shù)器的復(fù)位端與所述預(yù) 調(diào)節(jié)邏輯電路的第三比較器的第一輸出端相連，第一比較器的A輸入端與所述第一計(jì)數(shù)器 的輸出端相連，第一比較器的B輸入端用于輸入占空比低位控制命令，當(dāng)?shù)谝槐容^器A端的 數(shù)值大于B端的數(shù)值，則第一比較器輸出高電平，否則，第一比較器輸出低電平，所述第一 比較器的輸出端為計(jì)數(shù)比較-延遲混合電路的計(jì)數(shù)比較輸出端并與所述延遲單元組的輸 入端連接，延遲單元組的多路輸出作為所述多路選擇器的多路輸入，所述多路選擇器的選 擇端用于輸入占空比最低位控制命令，多路選擇器的輸出為計(jì)數(shù)比較-延遲混合電路的延 遲信號(hào)輸出端。 對(duì)于一個(gè)開(kāi)關(guān)電源，當(dāng)輸入輸出電壓確定時(shí)，其穩(wěn)態(tài)時(shí)的占空比值Dn大小是固定 值。在實(shí)際調(diào)節(jié)時(shí)，除了電路啟動(dòng)過(guò)程中占空比值會(huì)在大范圍內(nèi)變化，多數(shù)情況下占空比值 只是在穩(wěn)態(tài)值附近進(jìn)行小范圍的調(diào)節(jié)變動(dòng)。而啟動(dòng)時(shí)占空比大幅度變化的目的也是為了能 夠調(diào)整得到穩(wěn)態(tài)的占空比值大小。因此，可以認(rèn)為對(duì)于一個(gè)輸入輸出電壓關(guān)系確定的開(kāi)關(guān) 電源系統(tǒng)，占空比值最終將維持在一個(gè)固定水平上。按照這種思路，可以將最終輸出的占空 比信號(hào)分成兩部分考慮第一部分為固定大小的占空比值Clnfix，其值的大小與穩(wěn)態(tài)時(shí)的占 空比值Dn的大小相關(guān)；第二部分是實(shí)際所需的占空比dn和已生成的固定占空比drifix之間 的差值Clndiff，其大小是跟即時(shí)時(shí)刻實(shí)際輸出電壓值有關(guān)。固定占空比drifix可以快速的將輸出占空比調(diào)至最終需要穩(wěn)定占空比值附近，縮短調(diào)制時(shí)間，提高響應(yīng)速度；而差值占空比 Clndiff是個(gè)相對(duì)小量，它可以用有限的分辨位數(shù)達(dá)到較高的分辨精度，即降低了精調(diào)部分所 要實(shí)現(xiàn)的分辨位數(shù)，從而降低硬件資源占用率。為了增加電路的通用性，對(duì)于不同的輸出電壓都可以進(jìn)行快速有效的調(diào)制，在預(yù) 調(diào)節(jié)部分增加一個(gè)判斷比較邏輯，將可能的輸出電壓劃分為幾個(gè)區(qū)間，根據(jù)所處區(qū)間的不 同輸出不同的預(yù)調(diào)占空比值，即保證了預(yù)調(diào)占空比與實(shí)際值較為接近，又使動(dòng)態(tài)調(diào)節(jié)部分 不致過(guò)大。對(duì)于常規(guī)的N-bit DPWM，假設(shè)對(duì)應(yīng)的可調(diào)電壓的范圍為w%，100% ·ν]，因此 DPWM的輸出占空比最小的調(diào)節(jié)精度為V/2N。本發(fā)明中的DPWM預(yù)調(diào)節(jié)部分假設(shè)劃分了 η個(gè)區(qū) 間，總的可調(diào)電壓的范圍仍為^%，100%·ν]，則每個(gè)區(qū)間對(duì)應(yīng)的可調(diào)電壓的大小都為M =V/n,使用m-bit計(jì)數(shù)比較-延遲混合結(jié)構(gòu)的DPWM，若要達(dá)到與上面常規(guī)N_bit的DPWM 同樣的分辨精度，則有
權(quán)利要求
1.一種用于可調(diào)輸出數(shù)控電源中的高速低耗數(shù)字脈寬調(diào)制器，包括計(jì)數(shù)比較-延遲 混合電路(1)和輸出邏輯電路0)，其特征是，所述的輸出邏輯電路( 包括第二比較器 01)、RS觸發(fā)器(22)、第一選擇器及第二選擇器(M)，所述第一選擇器的一個(gè) 輸入端與所述計(jì)數(shù)比較-延遲混合電路(1)的計(jì)數(shù)比較輸出端連接，第一選擇器的輸 出端與RS觸發(fā)器0 的復(fù)位端R連接，RS觸發(fā)器0 的置位端S與所述計(jì)數(shù)比較-延 遲混合電路(1)的延遲信號(hào)輸出端連接，RS觸發(fā)器02)的輸出端與第二選擇器04)的一 個(gè)輸入端連接，第二選擇器04)的另一個(gè)輸入端上連接有預(yù)調(diào)節(jié)邏輯電路(3)，所述的預(yù) 調(diào)節(jié)邏輯電路⑶包括分頻器(31)、選通器(32)、第二計(jì)數(shù)器(33)以及第三比較器(34)， 所述分頻器(31)的輸入端用于輸入時(shí)鐘信號(hào)(elk)，分頻器(31)的輸出端與第二計(jì)數(shù)器 (33)的輸入端連接，第二計(jì)數(shù)器(3 的輸出端與第三比較器(34)的B端連接，所述選通 器(32)的輸入端用于輸入預(yù)調(diào)固定占空比命令信號(hào)(VMf)，選通器(32)的輸出端與第三比 較器(34)的A端連接，第三比較器(34)的第一輸出端與輸出邏輯電路(2)中的第二選擇 器04)的一個(gè)輸入端連接，第三比較器(34)的第二輸出端連接有門(mén)控時(shí)鐘邏輯電路G)， 當(dāng)?shù)谌容^器(34) A端的數(shù)值大于B端的數(shù)值，則第三比較器(34)的第一輸出端輸出高電 平，第三比較器(34)的第二輸出端輸出低電平，否則，第三比較器(34)的第一輸出端輸出 低電平，第三比較器(34)的第二輸出端輸出高電平，所述第二比較器的B端用于輸入 占空比高位控制命令，所述第二比較器的A端與預(yù)調(diào)節(jié)邏輯電路C3)中的選通器(32) 的輸出端連接，當(dāng)?shù)诙容^器端的數(shù)值大于B端的數(shù)值，則第二比較器輸出高 電平，否則，第二比較器輸出低電平，并且，所述的第二比較器輸出信號(hào)作為第二 選擇器04)的控制信號(hào)，當(dāng)?shù)诙容^器輸出高電平時(shí)，第二選擇器04)輸出第三比 較器(34)的第一輸出端信號(hào)，當(dāng)?shù)诙容^器輸出低電平時(shí)，第二選擇器04)輸出RS 觸發(fā)器0 的輸出信號(hào)，所述第一選擇器的另一個(gè)輸入端與所述預(yù)調(diào)節(jié)邏輯電路(3) 中第三比較器(34)的第一輸出端連接，第一選擇器的控制端與所述預(yù)調(diào)節(jié)邏輯電路 (3)中選通器(32)的輸出端連接，當(dāng)選通器(32)輸出為全零時(shí)，第一選擇器03)輸出所述 計(jì)數(shù)比較-延遲混合電路(1)的計(jì)數(shù)比較輸出端數(shù)據(jù)，當(dāng)選通器(32)輸出為非全零時(shí)，第 一選擇器03)輸出所述預(yù)調(diào)節(jié)邏輯電路(3)中第三比較器(34)的第一輸出端的數(shù)據(jù)，所 述門(mén)控時(shí)鐘邏輯電路(4)的第一輸入端與第三比較器(34)的第一輸出端連接，門(mén)控時(shí)鐘邏 輯電路⑷的第二輸入端與第三比較器(34)的第二輸出端連接，門(mén)控時(shí)鐘邏輯電路⑷的 第三輸入端用于輸入時(shí)鐘信號(hào)(elk)，并與所述分頻器(31)的輸入端連接，門(mén)控時(shí)鐘邏輯 電路⑷的輸出端與所述計(jì)數(shù)比較-延遲混合電路⑴中的第一計(jì)數(shù)器(11)的時(shí)鐘端連 接。
2.根據(jù)權(quán)利要求1所述的用于可調(diào)輸出數(shù)控電源中的高速低耗數(shù)字脈寬調(diào)制器，其特 征在于，所述計(jì)數(shù)比較-延遲混合電路(1)包括第一計(jì)數(shù)器(11)、第一比較器(12)、延遲 單元組(1 以及多路選擇器(14)，所述第一計(jì)數(shù)器(11)的復(fù)位端與所述預(yù)調(diào)節(jié)邏輯電路 (3)的第三比較器(34)的第一輸出端相連，第一比較器(1 的A輸入端與所述第一計(jì)數(shù) 器(11)的輸出端相連，第一比較器(12)的B輸入端用于輸入占空比低位控制命令，當(dāng)?shù)谝?比較器(12) A端的數(shù)值大于B端的數(shù)值，則第一比較器(12)輸出高電平，否則，第一比較器 (12)輸出低電平，所述第一比較器(12)的輸出端為計(jì)數(shù)比較-延遲混合電路(1)的計(jì)數(shù)比 較輸出端并與所述延遲單元組(1 的輸入端連接，延遲單元組(1 的多路輸出信號(hào)作為所述多路選擇器(14)的多路輸入，所述多路選擇器(14)的選擇端用于輸入占空比最低位 控制命令，多路選擇器(14)的輸出為計(jì)數(shù)比較-延遲混合電路(1)的延遲信號(hào)輸出端。
全文摘要
用于可調(diào)輸出數(shù)控電源中的高速低耗數(shù)字脈寬調(diào)制器，包括預(yù)調(diào)節(jié)邏輯電路、門(mén)控時(shí)鐘邏輯電路、計(jì)數(shù)比較-延遲混合電路和輸出邏輯電路。預(yù)調(diào)節(jié)邏輯電路兩個(gè)輸入端分別接有預(yù)調(diào)固定占空比命令信號(hào)和輸入時(shí)鐘信號(hào)，三個(gè)輸出端接門(mén)控時(shí)鐘邏輯電路、計(jì)數(shù)比較-延遲混合電路和輸出邏輯電路。門(mén)控時(shí)鐘邏輯電路三個(gè)輸入端與輸入時(shí)鐘信號(hào)及預(yù)調(diào)節(jié)邏輯電路的兩個(gè)輸出端相連，其輸出端連接有計(jì)數(shù)比較-延遲混合電路。計(jì)數(shù)比較-延遲混合電路的三個(gè)輸入端分別接有輸入占空比低位控制命令、預(yù)調(diào)節(jié)邏輯電路和門(mén)控時(shí)鐘邏輯電路的一個(gè)輸出端。輸出邏輯電路輸入端連接有預(yù)調(diào)節(jié)邏輯電路、門(mén)控時(shí)鐘邏輯電路、計(jì)數(shù)比較-延遲混合電路，其輸出端為產(chǎn)生的占空比控制信號(hào)。
文檔編號(hào)H03K7/08GK102064805SQ201010604469
公開(kāi)日2011年5月18日 申請(qǐng)日期2010年12月24日 優(yōu)先權(quán)日2010年12月24日
發(fā)明者孫偉鋒, 常昌遠(yuǎn), 徐申, 時(shí)龍興, 王青, 陸生禮 申請(qǐng)人:東南大學(xué)