專利名稱：倍頻系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種電子系統(tǒng)，尤指一種能夠獲得高頻時(shí)鐘且穩(wěn)定的速度較快 的倍頻系統(tǒng)。
背景技術(shù)：
在實(shí)際應(yīng)用中，會(huì)出現(xiàn)晶振的諧振頻率低于應(yīng)用需求的情況，此時(shí)，為了獲得 高頻時(shí)鐘，通常需要使用倍頻電路。傳統(tǒng)的倍頻電路一般通過鎖相環(huán)來實(shí)現(xiàn)，然而由于濾波電路的存在，使得一般 倍頻電路面積較大，功耗也不低。而使用延遲線多相合成技術(shù)來實(shí)現(xiàn)倍頻電路也同樣 需要反饋鎖定和濾波電路，且效果比鎖相環(huán)要差。因此有必要提供一種能夠獲得高頻時(shí) 鐘、穩(wěn)定的速度較快且能夠節(jié)約面積的倍頻系統(tǒng)及實(shí)現(xiàn)倍頻的方法。
發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種能夠獲得高頻時(shí)鐘、穩(wěn)定的速度較快且能夠節(jié) 約面積的倍頻系統(tǒng)。一種倍頻系統(tǒng)，用于對(duì)一輸入時(shí)鐘進(jìn)行處理后輸出一 N倍頻的單相時(shí)鐘，其中 N大于等于2，所述倍頻系統(tǒng)包括一接收所述輸入時(shí)鐘的分頻器、一與所述分頻器相連 的插值器、一與所述插值器相連的相位均衡器及一與所述相位均衡器相連的組合邏輯電 路，所述分頻器輸出兩相頻率為所述輸入時(shí)鐘一半頻率的正交時(shí)鐘至所述插值器，所述 插值器輸出2N相時(shí)鐘至所述相位均衡器，所述相位均衡器對(duì)所述2N相時(shí)鐘之間的相位 差進(jìn)行均勻化，所述組合邏輯電路將均勻化后的2N相時(shí)鐘合成為N倍頻的單相時(shí)鐘。優(yōu)選地，所述倍頻系統(tǒng)還包括一與所述分頻器相連的時(shí)鐘信號(hào)輸入端及一與所 述組合邏輯電路相連的時(shí)鐘信號(hào)輸出端，所述輸入時(shí)鐘由所述時(shí)鐘信號(hào)輸入端輸入，所 述時(shí)鐘信號(hào)輸出端輸出所述N倍頻的單相時(shí)鐘。優(yōu)選地，所述分頻器包括一連接所述時(shí)鐘信號(hào)輸入端的分頻單元及一與所述分 頻單元相連的緩沖器，所述分頻單元的電源端與所述緩沖器的電源端共同連接一電源信 號(hào)端，所述緩沖器的其中兩端連接一對(duì)偏置信號(hào)端，所述分頻單元的接地端與所述緩沖 器的接地端共同連接一接地信號(hào)端。優(yōu)選地，所述插值器包括2N個(gè)插值單元及與插值單元對(duì)應(yīng)連接的2N個(gè)緩沖 器，每一插值單元的輸入端與所述分頻器中的緩沖器的輸出端相連，每一插值單元的輸 出端分別與插值器中對(duì)應(yīng)的緩沖器的輸入端相連。優(yōu)選地，所述相位均衡器包括2N個(gè)混頻器及與混頻器對(duì)應(yīng)連接的2N個(gè)緩沖 器，每一混頻器的輸入端與插值器中對(duì)應(yīng)的緩沖器的輸出端相連，每一混頻器的輸出端 還與其中另一混頻器的輸入端相連。優(yōu)選地，所述組合邏輯電 路包括一邏輯單元，所述邏輯單元的輸入端與所述相 位均衡器中每一緩沖器的輸出端相連，所述邏輯單元的輸出端與所述時(shí)鐘信號(hào)輸出端相連。優(yōu)選地，所述分頻器輸出的兩相正交時(shí)鐘為0度與90度相位的時(shí)鐘。優(yōu)選地，所述插值器輸出的2N相時(shí)鐘分別為0度、Π/2Ν度、2Π/2Ν度、 3Π/2Ν度至(2Ν-1)Π/2Ν相位的時(shí)鐘。優(yōu)選地，所述組合邏輯電路采用對(duì)稱的邏輯電路結(jié)構(gòu)，將2Ν相時(shí)鐘轉(zhuǎn)換合成為 N倍頻的單相時(shí)鐘。相對(duì)現(xiàn)有技術(shù)，本實(shí)用新型倍頻系統(tǒng)無需反饋電路，使得該倍頻系統(tǒng)穩(wěn)定的速 度較快且能夠節(jié)約面積、減小功耗。

圖1為本實(shí)用新型倍頻系統(tǒng)較佳實(shí)施方式的系統(tǒng)框圖。圖2為本實(shí)用新型倍頻系統(tǒng)較佳實(shí)施方式對(duì)應(yīng)的電路圖。
具體實(shí)施方式
請(qǐng)參閱圖1，本實(shí)用新型倍頻系統(tǒng)較佳實(shí)施方式包括一時(shí)鐘信號(hào)輸入端 CLKIN、一連接該時(shí)鐘信號(hào)輸入端CLKIN的分頻器、一連接該分頻器的插值器、一連接 該插值器的相位均衡器、一連接該相位均衡器的組合邏輯電路及一連接該組合邏輯電路 的時(shí)鐘信號(hào)輸出端CLKOUT。該分頻器用于獲得輸入時(shí)鐘一半頻率的兩相正交時(shí)鐘，即0度與90度相位的時(shí) 鐘；該插值器用于獲得合成相位所需要的2Ν相時(shí)鐘，其中N代表想要獲得N倍頻的時(shí) 鐘，Ν>2,該 2Ν相時(shí)鐘分別為 0 度、Π/2Ν度、2Π/2Ν度、3Π/2Ν度......(2Ν_1)Π/2Ν相
位的時(shí)鐘；該相位均衡器用于對(duì)插值器輸出的多相時(shí)鐘中的各相時(shí)鐘的相對(duì)延時(shí)進(jìn)行優(yōu) 化，即對(duì)各相時(shí)鐘之間的相位差進(jìn)行均勻化，從而使得各相時(shí)鐘的相對(duì)延時(shí)保持一致； 該組合邏輯電路采用對(duì)稱的邏輯電路結(jié)構(gòu)，用于將多相時(shí)鐘轉(zhuǎn)換合成為N倍頻的單相時(shí) 鐘。請(qǐng)參閱圖2，圖2為本實(shí)用新型倍頻系統(tǒng)較佳實(shí)施方式對(duì)應(yīng)的電路圖。其中， 該時(shí)鐘信號(hào)輸入端CLKIN包括一對(duì)差分時(shí)鐘信號(hào)端CKIP、CKIN，該時(shí)鐘信號(hào)輸出端 CLKOUT包括一對(duì)差分時(shí)鐘信號(hào)輸出端CKOP、CKON。該分頻器包括一連接該對(duì)差分 時(shí)鐘信號(hào)端CKIP、CKIN的分頻單元DIV及一與該分頻單元DIV相連的緩沖器BUF， 該分頻單元DIV的電源端與該緩沖器BUF的電源端共同連接一電源信號(hào)端VD，該緩沖 器BUF的其中兩端連接一對(duì)偏置信號(hào)端CP、CN,該分頻單元DIV的接地端與該緩沖器 BUF的接地端共同連接一接地信號(hào)端VS。該插值器包括若干插值單元INTP及對(duì)應(yīng)的相 同數(shù)量的緩沖器BUF，每一插值單元INTP的輸入端與分頻器中的緩沖器BUF的輸出端 相連，每一插值單元INTP的輸出端分別與對(duì)應(yīng)的插值器的緩沖器BUF輸入端相連，每一 插值單元INTP及每一緩沖器BUF均與該對(duì)偏置信號(hào)端CP、CN、電源信號(hào)端VD及接地 信號(hào)端VS相連。該相位均衡器包括若干混頻器MIXER及與每一混頻器MIXER的輸出 端對(duì)應(yīng)連接的緩沖器BUF，每一混頻 器MIXER的輸入端與插值器中對(duì)應(yīng)的緩沖器BUF的 輸出端相連，每一混頻器MIXER的輸出端還與其中另一混頻器MIXER的輸入端相連， 從而形成反饋。該組合邏輯電路包括一邏輯單元LOGIC，該邏輯單元LOGIC的輸入端與相位均衡器中每一緩沖器BUF的輸出端相連，該邏輯單元LOGIC的輸出端與該對(duì)差分 時(shí)鐘信號(hào)輸出端CLOP、CKON相連。 在本實(shí)施方式中，假設(shè)想要通過該倍頻系統(tǒng)獲得一個(gè)二倍頻的單相時(shí)鐘時(shí)，該 插值器中的插值單元INTP及緩沖器BUF的個(gè)數(shù)分別為四個(gè)，該相位均衡器中的混頻器 MIXER及緩沖器BUF的個(gè)數(shù)分別為四個(gè)，即如圖2所示。則該倍頻系統(tǒng)的工作原理如 下該時(shí)鐘信號(hào)輸入端CLKIN輸入一時(shí)鐘至該分頻器，該分頻器對(duì)輸入的時(shí)鐘進(jìn)行二分 頻，得到輸入時(shí)鐘一半頻率的兩相正交時(shí)鐘，即O度與90度相位的時(shí)鐘，并將其輸出至 該插值器，利用該插值器獲得合成相位所需要的四相時(shí)鐘，即O度、45度、90度與135 度相位的時(shí)鐘，并將其輸出至該相位均衡器，利用該相位均衡器對(duì)插值器輸出的四相時(shí) 鐘中的各相時(shí)鐘之間的相對(duì)延時(shí)進(jìn)行優(yōu)化，使得該四相時(shí)鐘之間的相對(duì)延時(shí)保持一致， 并將優(yōu)化后的四相時(shí)鐘輸出至該組合邏輯電路，該組合邏輯電路將四相時(shí)鐘轉(zhuǎn)換合成為 二倍頻的單相時(shí)鐘，輸出至該時(shí)鐘信號(hào)輸出端CLK0UT，從而實(shí)現(xiàn)通過該倍頻系統(tǒng)獲得 二倍頻單相時(shí)鐘的目的。 如果想要獲得一個(gè)N倍頻的單相時(shí)鐘，則該插值器中的插值單元INTP及緩沖器 BUF的個(gè)數(shù)分別為2N個(gè)，且該相位均衡器中的混頻器MIXER及緩沖器BUF的個(gè)數(shù)也分 別為2N個(gè)。 本實(shí)用新型倍頻系統(tǒng)運(yùn)用 插值器獲得合成相位所需要的多相時(shí)鐘，并通過相位 均衡器對(duì)各相時(shí)鐘之間的相對(duì)延時(shí)進(jìn)行優(yōu)化，從而獲得高頻時(shí)鐘，本實(shí)用新型倍頻系統(tǒng) 無需反饋電路，使得該倍頻系統(tǒng)穩(wěn)定的速度較快且能夠節(jié)約面積、減小功耗。
權(quán)利要求1.一種倍頻系統(tǒng)，用于對(duì)一輸入時(shí)鐘進(jìn)行處理后輸出一 N倍頻的單相時(shí)鐘，其中N 大于等于2，其特征在于所述倍頻系統(tǒng)包括一接收所述輸入時(shí)鐘的分頻器、一與所述 分頻器相連的插值器、一與所述插值器相連的相位均衡器及一與所述相位均衡器相連的 組合邏輯電路，所述分頻器輸出兩相頻率為所述輸入時(shí)鐘一半頻率的正交時(shí)鐘至所述插 值器，所述插值器輸出2N相時(shí)鐘至所述相位均衡器，所述相位均衡器對(duì)所述2N相時(shí)鐘 之間的相位差進(jìn)行均勻化，所述組合邏輯電路將均勻化后的2N相時(shí)鐘合成為N倍頻的單 相時(shí)鐘。
2.如權(quán)利要求1所述的倍頻系統(tǒng)，其特征在于所述倍頻系統(tǒng)還包括一與所述分頻 器相連的時(shí)鐘信號(hào)輸入端及一與所述組合邏輯電路相連的時(shí)鐘信號(hào)輸出端，所述輸入時(shí) 鐘由所述時(shí)鐘信號(hào)輸入端輸入，所述時(shí)鐘信號(hào)輸出端輸出所述N倍頻的單相時(shí)鐘。
3.如權(quán)利要求2所述的倍頻系統(tǒng)，其特征在于所述分頻器包括一連接所述時(shí)鐘信 號(hào)輸入端的分頻單元及一與所述分頻單元相連的緩沖器，所述分頻單元的電源端與所述 緩沖器的電源端共同連接一電源信號(hào)端，所述緩沖器的其中兩端連接一對(duì)偏置信號(hào)端， 所述分頻單元的接地端與所述緩沖器的接地端共同連接一接地信號(hào)端。
4.如權(quán)利要求3所述的倍頻系統(tǒng)，其特征在于所述插值器包括2N個(gè)插值單元及與 插值單元對(duì)應(yīng)連接的2N個(gè)緩沖器，每一插值單元的輸入端與所述分頻器中的緩沖器的輸 出端相連，每一插值單元的輸出端分別與插值器中對(duì)應(yīng)的緩沖器的輸入端相連。
5.如權(quán)利要求4所述的倍頻系統(tǒng)，其特征在于所述相位均衡器包括2N個(gè)混頻器及 與混頻器對(duì)應(yīng)連接的2N個(gè)緩沖器，每一混頻器的輸入端與插值器中對(duì)應(yīng)的緩沖器的輸出 端相連，每一混頻器的輸出端還與其中另一混頻器的輸入端相連。
6.如權(quán)利要求5所述的倍頻系統(tǒng)，其特征在于所述組合邏輯電路包括一邏輯單 元，所述邏輯單元的輸入端與所述相位均衡器中每一緩沖器的輸出端相連，所述邏輯單 元的輸出端與所述時(shí)鐘信號(hào)輸出端相連。
7.如權(quán)利要求1所述的倍頻系統(tǒng)，其特征在于所述分頻器輸出的兩相正交時(shí)鐘為O 度與90度相位的時(shí)鐘。
8.如權(quán)利要求1所述的倍頻系統(tǒng)，其特征在于所述插值器輸出的2N相時(shí)鐘分別為 0度、Π/2Ν度、2Π/2Ν度、3Π/2Ν度至(2Ν-1)Π/2Ν相位的時(shí)鐘。
9.如權(quán)利要求1所述的倍頻系統(tǒng)，其特征在于所述組合邏輯電路采用對(duì)稱的邏輯 電路結(jié)構(gòu)，將2Ν相時(shí)鐘轉(zhuǎn)換合成為N倍頻的單相時(shí)鐘。
專利摘要一種倍頻系統(tǒng)，可對(duì)一輸入時(shí)鐘進(jìn)行處理后輸出一N倍頻的單相時(shí)鐘，其中N大于等于2，所述倍頻系統(tǒng)包括一接收所述輸入時(shí)鐘的分頻器、一與所述分頻器相連的插值器、一與所述插值器相連的相位均衡器及一與所述相位均衡器相連的組合邏輯電路，所述分頻器輸出兩相頻率為所述輸入時(shí)鐘一半頻率的正交時(shí)鐘至所述插值器，所述插值器輸出2N相時(shí)鐘至所述相位均衡器，所述相位均衡器對(duì)所述2N相時(shí)鐘之間的相位差進(jìn)行均勻化，所述組合邏輯電路將均勻化后的2N相時(shí)鐘合成為N倍頻的單相時(shí)鐘。該倍頻系統(tǒng)無需反饋電路、穩(wěn)定的速度較快且能夠節(jié)約面積、減小功耗。
文檔編號(hào)H03B19/00GK201797481SQ20102028970
公開日2011年4月13日 申請(qǐng)日期2010年8月12日 優(yōu)先權(quán)日2010年8月12日
發(fā)明者全勇, 武國(guó)勝 申請(qǐng)人:四川和芯微電子股份有限公司