專利名稱：用于低功耗vlsi的休眠管多米諾電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種低功耗電路，具體來說是一種應(yīng)用休眠管技術(shù)和雙閾值技術(shù) 的低功耗多米諾電路，屬于集成電路應(yīng)用領(lǐng)域。
背景技術(shù)：
多米諾電路以其速度快、面積小的優(yōu)良特性，被廣泛應(yīng)用于處理器的關(guān)鍵路徑部 分和存儲器中，是高性能處理器和存儲器最主流的動態(tài)邏輯電路。標準的多米諾電路是 CMOS電路的一個重要分支，它是由一組NMOS管構(gòu)成的動態(tài)邏輯塊串上一個輸出靜態(tài)反相 器構(gòu)成，如圖1所示。電路的工作原理如下當(dāng)時鐘信號CLK = 0時，為電路的預(yù)充階段，此 時預(yù)充PMOS管Pl處于導(dǎo)通狀態(tài)，動態(tài)結(jié)點被預(yù)充至高電平Vdd，與其串接的輸出靜態(tài)反相器 的輸出為低電平；當(dāng)CLK = 1時，為電路的求值階段，這時Pl截止，動態(tài)結(jié)點視NMOS下拉網(wǎng) 絡(luò)(PDN)的輸入信號有條件地放電如果NMOS管邏輯塊存在從動態(tài)結(jié)點到地的直流通路， 那么動態(tài)結(jié)點對地放電至低電平，輸出端上升為高電平；否則動態(tài)結(jié)點將借助于保持管P2 保持高電平值Vdd，直到下一周期。多米諾電路的功耗分為兩部分，一是動態(tài)功耗，二是漏功耗。在集成電路工藝進入 深亞微米之前，動態(tài)功耗是多米諾電路功耗最主要的組成部分。但是，隨著集成電路技術(shù)的 不斷進步，柵極漏功耗和亞閾值漏功耗隨著閾值電壓和器件尺寸的縮小，成指數(shù)倍增長，當(dāng) 集成電路工藝進入深亞微米后，漏功耗已趕上并超過動態(tài)功耗，而成為主要的功耗來源。雙閾值技術(shù)是被廣泛認可的降低漏功耗的有效方法，該技術(shù)對同一個多米諾電 路，不同路徑采用不同閾值電壓的晶體管，即對求值路徑(關(guān)鍵路徑)，用閾值電壓較低的 晶體管實現(xiàn)，保證電路的求值速度；對預(yù)充路徑(非關(guān)鍵路徑)，則用閾值電壓較高的晶體 管實現(xiàn)。因為隨著閾值電壓的升高，晶體管的亞閾值漏功耗將明顯減小。因此，雙閾值技術(shù) 通過采用不同閾值電壓的晶體管，在保證電路性能的同時，有效的降低了電路的亞閾值漏 功耗。休眠管技術(shù)是另一種降低多米諾電路漏功耗的有效方法，原理圖如圖2所示，該 技術(shù)在&id與電路的其它部分之間插入了 NMOS休眠管或是在Vdd與其它電路之間插入PMOS 休眠管。在電路的工作階段，休眠sle印信號為1，臨16印_偽討6『管和管 同時導(dǎo)通，電路工作原理與標準多米諾電路相同；在電路的休眠狀態(tài)，休眠sleep信號為0， Nsleep_footer管截止，漏電流到地電壓的通路斷開，同時，Psleep_header管也截止，關(guān)斷 了漏電流的電源。因此，此技術(shù)有效的抑制了漏功耗。但是，休眠管的插入必然會導(dǎo)致電路 延遲的增加，從而影響了電路的性能。因此，如何改進休眠管技術(shù)是電路設(shè)計者面臨的重要 問題。
發(fā)明內(nèi)容本實用新型的目的是應(yīng)用休眠管技術(shù)和雙閾值技術(shù)，從而有效的降低多米諾電路 的功耗，提高電路的性能。[0007]用于低功耗VLSI的休眠管多米諾電路，包括輸入信號端，輸出信號端，時鐘信號 端，休眠信號端，預(yù)充管，保持管，時鐘管，休眠管，輸出靜態(tài)反相器和下拉網(wǎng)絡(luò)，其中預(yù)充 管，保持管，休眠管和輸出靜態(tài)反相器中的NMOS管為高閾值的晶體管，其余晶體管為低閾 值的晶體管。PMOS休眠管的源極接電源，漏極接輸出靜態(tài)反相器的PMOS管的源極，對于兩 個NMOS休眠管，一個NMOS休眠管的源極接動態(tài)結(jié)點，另一個NMOS休眠管的源極接輸出端， 兩個NMOS休眠管的漏極接地電壓。用于低功耗VLSI的休眠管多米諾電路中，所有PMOS管的襯底接電源電壓，所有 NMOS管的襯底接地電壓。上述的用于低功耗VLSI的休眠管多米諾電路的下拉網(wǎng)絡(luò)，可以是任何邏輯門， 如或門，與門，同或門或者異或門。上述用于低功耗VLSI的休眠管多米諾電路可以去掉時鐘管，即下拉網(wǎng)絡(luò)直接接 地。上述用于低功耗VLSI的休眠管多米諾電路可以采用雙相時鐘CLKl和CLK2，預(yù) 充管由CLKl信號控制，時鐘管由CLK2信號控制，休眠狀態(tài)時，CLKl為高電平而CLK2為低 電平，從而使時鐘管截止，進一步降低了電路的亞閾值漏功耗；在工作狀態(tài)，CLK2為一窄脈 沖，脈沖寬度為保證邏輯求值的最小值，以降低流過下拉網(wǎng)絡(luò)的漏功耗。對于多級多米諾電路，用于低功耗VLSI的休眠管多米諾電路可以應(yīng)用于每一級。與傳統(tǒng)的多米諾電路相比，本實用新型可以取得如下有益效果一是用于低功耗VLSI的休眠管多米諾電路首先采用雙閾值技術(shù)，降低了亞閾值 漏功耗；二是在輸出反相器中插入一個休眠PMOS管，從而保證休眠狀態(tài)輸出反相器無短 路電流通過；在動態(tài)結(jié)點和輸出點分別通過兩個NMOS休眠管使下拉網(wǎng)絡(luò)中的NMOS管處于 柵極漏功耗最小的狀態(tài)，實現(xiàn)了多米諾電路的低功耗設(shè)計。

圖1標準的多米諾電路示意圖；圖2傳統(tǒng)插入休眠管的多米諾電路示意圖；圖3休眠管多米諾或門示意圖；圖4雙相時鐘休眠管多米諾或門示意圖；圖5去掉時鐘管的休眠管多米諾或門示意圖。
具體實施方式
以下結(jié)合附圖和實施例對于本實用新型作進一步的說明。本實施例為休眠管多米諾或門。如圖3所示為休眠管多米諾或門，它由幾部分組成用于低功耗VLSI的休眠管多米諾電路，包括輸入信號端，輸出信號端，時鐘信號 端，休眠信號端，預(yù)充管，保持管，時鐘管，休眠管，輸出靜態(tài)反相器和下拉網(wǎng)絡(luò)，其中預(yù)充 管，保持管，休眠管和輸出靜態(tài)反相器中的NMOS管為高閾值的晶體管，其余晶體管為低閾 值的晶體管。其中PM0S休眠管的源極接電源，漏極接輸出靜態(tài)反相器的PMOS管的源極，對于兩個NMOS休眠管，一個NMOS休眠管的源極接動態(tài)結(jié)點，另一個NMOS休眠管的源極接 輸出端，兩個NMOS休眠管的漏極接地電壓；下拉網(wǎng)絡(luò)為NMOS管N6和N7組成下拉網(wǎng)絡(luò)。在用于低功耗VLSI的休眠管多米諾電路中，采用了雙閾值技術(shù)降低了漏功耗; NMOS休眠管N2和N3采用高閾值電壓晶體管，這是因為兩個休眠管N2和N3均位于非關(guān)鍵 路徑上，高閾值電壓器件的選取可以帶來漏電流的顯著降低，而對速度的影響不大。工組原理如下在電路的工作階段，休眠信號為0，PMOS休眠管導(dǎo)通，NMOS休眠管 截止，電路工作原理與標準多米諾電路相同；在電路的休眠狀態(tài)，休眠信號為1，PMOS休眠 管截止，關(guān)斷了漏電流的電源，NMOS休眠管導(dǎo)通，動態(tài)結(jié)點和輸出同時下拉為地電壓，使下 拉網(wǎng)絡(luò)中的NMOS和輸出反相器中的NMOS管處于柵極漏功耗最小的狀態(tài)，實現(xiàn)了多米諾電 路的低功耗設(shè)計。另外，上述的用于低功耗VLSI的休眠管多米諾電路均可以采用了雙相脈沖CLKl 和CLK2，如圖4所示，休眠狀態(tài)時，CLKl為高電平而CLK2為低電平以降低柵極漏電流；在工 作狀態(tài)，CLK2為一窄脈沖，脈沖寬度為保證邏輯求值的最小值，以降低流過下拉網(wǎng)絡(luò)的漏電流。上述的用于低功耗VLSI的休眠管多米諾電路的下拉網(wǎng)絡(luò)，可以是任何邏輯門， 如或門，與門，同或門或者異或門。上述用于低功耗VLSI的休眠管多米諾電路可以省去掉時鐘管，即下拉網(wǎng)絡(luò)直接 接地，如圖5所示。對于多級多米諾電路，用于低功耗VLSI的休眠管多米諾電路可以應(yīng)用于每一級。
權(quán)利要求1.用于低功耗VLSI的休眠管多米諾電路，包括輸入信號端，輸出信號端，時鐘信號端， 休眠信號端，預(yù)充管，保持管，時鐘管，休眠管，輸出靜態(tài)反相器和下拉網(wǎng)絡(luò)，其特征在于預(yù) 充管，保持管，休眠管和輸出靜態(tài)反相器中的NMOS管為高閾值的晶體管，其余晶體管為低 閾值的晶體管；PMOS休眠管的源極接電源，漏極接輸出靜態(tài)反相器的PMOS管的源極，對于 兩個NMOS休眠管，一個NMOS休眠管的源極接動態(tài)結(jié)點，另一個NMOS休眠管的源極接輸出 端，兩個NMOS休眠管的漏極接地電壓；用于低功耗VLSI的休眠管多米諾電路中，所有PMOS管的襯底接電源電壓，所有NMOS 管的襯底接地電壓。
2.根據(jù)權(quán)利要求1所述的用于低功耗VLSI的休眠管多米諾電路，其特征在于用于低 功耗VLSI的休眠管多米諾電路的下拉網(wǎng)絡(luò)，可以是或門，與門，同或門或者異或門。
3.根據(jù)權(quán)利要求1所述的用于低功耗VLSI的休眠管多米諾電路，其特征在于用于低 功耗VLSI的休眠管多米諾電路可以去掉時鐘管，即下拉網(wǎng)絡(luò)直接接地。
4.根據(jù)權(quán)利要求1所述的用于低功耗VLSI的休眠管多米諾電路，其特征在于用于低 功耗VLSI的休眠管多米諾電路可以采用雙相時鐘CLKl和CLK2，預(yù)充管由CLKl信號控制， 時鐘管由CLK2信號控制。
5.根據(jù)權(quán)利要求1所述的用于低功耗VLSI的休眠管多米諾電路，其特征在于對于多 級多米諾電路，用于低功耗VLSI的休眠管多米諾電路可以應(yīng)用于每一級。
專利摘要本實用新型涉及一種用于低功耗VLSI的休眠管多米諾電路，包括輸入信號端，輸出信號端，時鐘信號端，休眠信號端，預(yù)充管，保持管，時鐘管，休眠管，輸出靜態(tài)反相器和下拉網(wǎng)絡(luò)。保持管，休眠管和輸出靜態(tài)反相器中的NMOS管為高閾值的晶體管，其余晶體管為低閾值的晶體管；PMOS休眠管的源極接電源，漏極接輸出靜態(tài)反相器的PMOS管的源極，對于兩個NMOS休眠管，一個NMOS休眠管的源極接動態(tài)結(jié)點，另一個NMOS休眠管的源極接輸出端，兩個NMOS休眠管的漏極接地電壓；用于低功耗VLSI的休眠管多米諾電路中，所有PMOS管的襯底接電源電壓，所有NMOS管的襯底接地電壓。
文檔編號H03K19/096GK201918976SQ20102057431
公開日2011年8月3日 申請日期2010年10月15日 優(yōu)先權(quán)日2010年10月15日
發(fā)明者侯立剛, 吳武臣, 宮娜, 張旺, 汪金輝, 耿淑琴, 袁穎 申請人:北京工業(yè)大學(xué)