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一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)的制作方法

文檔序號:7519923閱讀:258來源:國知局
專利名稱:一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域
本實用新型涉及一種抗單粒子鎖存結(jié)構(gòu),尤其是一種基于狀態(tài)保存機(jī)制的抗單 粒子鎖存結(jié)構(gòu),具體地說是一種既能抗單粒子翻轉(zhuǎn)又能防止單粒子擾動的鎖存結(jié)構(gòu)。
背景技術(shù)
電子器件在太空中工作時,會受到高能質(zhì)子、高能中子及宇宙中重粒子的撞擊。撞 擊本身,以及撞擊產(chǎn)生的次級粒子,都會在體硅上電離電子-空穴對;當(dāng)電離積累的電荷數(shù) 量達(dá)到一定量級時,會對電路狀態(tài)產(chǎn)生擾動。如存儲類單元的位翻轉(zhuǎn)、組合邏輯中的瞬態(tài) 脈沖等,這些效應(yīng)常被稱為單粒子效應(yīng)。單粒子效應(yīng)可以分為單粒子閂鎖(SEL),單粒子 翻轉(zhuǎn)(SEU),單粒子瞬態(tài)擾動(SET),單粒子燒毀(SEB),單粒子?xùn)糯?SEGR)等。在大尺寸工藝條件下,單粒子效應(yīng)對電路的影響主要表現(xiàn)為SEU效應(yīng),主要影響 帶存儲結(jié)構(gòu)的電路。針對SEU效應(yīng)加固的方法較多,其中利用反饋管恢復(fù)的DICE (雙互鎖 單元技術(shù))結(jié)構(gòu)最為流行。而對于SET效應(yīng),在大尺寸條件下,由于電路的負(fù)載較大,很難產(chǎn) 生足夠幅度和時間跨度的SET脈沖。所以,大尺寸條件下,SET效應(yīng)往往是被忽略的。隨著工藝尺寸的不斷減小,電源電壓不斷降低,電路的工作頻率越來越高,受單粒 子擾動的節(jié)點噪聲容限降低。所以,單粒子效應(yīng)產(chǎn)生的瞬態(tài)脈沖在電路中傳播時很難被衰 減。同時,隨著工作頻率的增加,由SET效應(yīng)引起的錯誤數(shù)量也隨之增加。并且錯誤數(shù)量遠(yuǎn) 遠(yuǎn)超過SEU的數(shù)量,成為導(dǎo)致系統(tǒng)出現(xiàn)錯誤的主要來源。對于鎖存結(jié)構(gòu)而言,在深亞微米工 藝條件下,只對SEU效應(yīng)進(jìn)行加固顯得遠(yuǎn)遠(yuǎn)不夠。目前國際上流行利用延時濾波器加上DICE結(jié)構(gòu)完成對鎖存結(jié)構(gòu)的SET加固。此 方法的局限性在于利用單獨的延時濾波器會增加系統(tǒng)時序的開銷。而且,對于抗單粒子 DICE結(jié)構(gòu)而言,每次受單粒子效應(yīng)影響后,必有一個相鄰的節(jié)點與之同時受到干擾。當(dāng)擾動 結(jié)束后,通過反饋管,將受干擾節(jié)點的狀態(tài)重新恢復(fù)到擾動前的狀態(tài)。這一反饋恢復(fù)的過程 也需要一定的時間。同時,如果在此恢復(fù)過程中,系統(tǒng)有數(shù)據(jù)輸出的請求,也會產(chǎn)生錯誤的 數(shù)據(jù)輸出。所以,整個延時濾波器加DICE的抗單粒子結(jié)構(gòu)不但對系統(tǒng)時序開銷較大,同時 也伴隨著輸出錯誤數(shù)據(jù)的可能性,限制了芯片在高頻情況下的使用。另一種流行的加固方法是利用三模冗余的方法,同一電路被一式三份,并通過多 數(shù)表決器決定最終的輸出結(jié)果。三模冗余加多數(shù)表決器的結(jié)構(gòu)可以完全消除單粒子效應(yīng)對 電路的影響,但是會在面積和功耗上帶來多達(dá)3. 5倍的額外開銷。
發(fā)明內(nèi)容本實用新型的目的是克服現(xiàn)有技術(shù)中存在的不足,提供一種基于狀態(tài)保存機(jī)制的 抗單粒子鎖存結(jié)構(gòu),其提高了電路受單粒子擾動后恢復(fù)的速度,能夠抵御SEU效應(yīng)和SET效 應(yīng)對電路的干擾,電路結(jié)構(gòu)簡單,減小了占用面積,降低了功耗,提高了系統(tǒng)的可靠性。按照本實用新型提供的技術(shù)方案,所述基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu), 包括信號延時電路及與所述信號延時電路相連的抗單粒子鎖存電路;所述信號延伸電路用于將輸入信號延時后輸出,所述信號延時電路的延時時間大于單粒子瞬態(tài)擾動產(chǎn)生的最大 脈沖寬度;所述抗單粒子鎖存電路同時接收并比較外部輸入信號及所述外部輸入信號經(jīng) 過信號延時電路輸出的外部輸入延時信號,當(dāng)所述外部輸入信號與外部輸入延時信號相同 時,抗單粒子鎖存電路根據(jù)外部輸入信號的狀態(tài)輸出并鎖存相應(yīng)的狀態(tài)信號;當(dāng)所述外部 輸入信號與外部輸入延時信號不同時,抗單粒子鎖存電路輸出前一時刻抗單粒子鎖存電路 鎖存的狀態(tài)信號。所述信號延時電路包括至少一組反相器延時電路,所述每組反相器延時電路包括 至少兩個反相器。所述反相器包括MOS管P41及MOS管N41,所述MOS管P41的源極端與電 源VDD相連,MOS管P41的漏極端與MOS管N41的漏極端相連,所述MOS管N41的源極端接 地;MOS管P41與MOS管N41的柵極端相連;所述MOS管P41與MOS管N41的柵極端相連后 形成延時信號輸入端,MOS管P41與MOS管N41的漏極端相連后形成延時信號輸出端;每組 反相器延時電路內(nèi)前一反相器的延時信號輸出端與后一反相器的延時信號輸入端相連。所述抗單粒子鎖存電路包括第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保 持電路及第四狀態(tài)保持電路;第一狀態(tài)保持電路包括MOS管P1、M0S管P2、M0S管m及MOS 管N2 ;所述MOS管Pl的源極端與電源VDD相連,MOS管Pl的漏極端與MOS管P2的源極端 相連;MOS管P2的漏極端與MOS管附的漏極端相連,并形成第一節(jié)點;MOS管附的源極端 與MOS管N2的漏極端相連,MOS管N2的源極端接地;MOS管Pl的柵極端與MOS管附的柵 極端相連,MOS管P2的柵極端與MOS管N2的柵極端相連;所述第二狀態(tài)保持電路包括MOS 管P3、MOS管P4、MOS管N3及MOS管N4 ;MOS管P3的源極端與電源VDD相連,MOS管P3的 漏極端與MOS管P4的源極端相連;MOS管P4的漏極端與MOS管N3的漏極端相連,并形成 第二節(jié)點;MOS管N3的源極端與MOS管N4的漏極端相連,MOS管N4的源極端接地;MOS管 P3與MOS管N3的柵極端相連,MOS管P4與MOS管N4的柵極端相連;所述第三狀態(tài)保持電 路包括MOS管P5、M0S管P6、M0S管N5及MOS管N6 ;所述MOS管P5的源極端與電源VDD相 連,MOS管P5的漏極端與MOS管P6的源極端相連;MOS管P6的漏極端與MOS管N5的漏極 端相連,并形成第三節(jié)點;MOS管N5的源極端與MOS管N6的漏極端相連,所述MOS管N6的 源極端接地;所述第四狀態(tài)保持電路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8 ;所 述MOS管P7的源極端與電源VDD相連,MOS管P7的漏極端與MOS管P8的源極端相連;MOS 管P8與MOS管N7的漏極端相連,并形成第四節(jié)點;MOS管N7的源極端與MOS管N8的漏極 端相連,MOS管N8的源極端接地;所述第四節(jié)點同時與MOS管Pl的柵極端、MOS管m的柵 極端、MOS管P6的柵極端及MOS管N6的柵極端相連,并形成數(shù)據(jù)輸出端;第三節(jié)點同時與 MOS管P8的柵極端、MOS管N8的柵極端、MOS管P3的柵極端及MOS管N3的柵極端相連;第 二節(jié)點同時與MOS管P5的柵極端、MOS管N5的柵極端、MOS管N2的柵極端及MOS管P2的 柵極端相連;第一節(jié)點同時與MOS管P4的柵極端、MOS管N4的柵極端、MOS管P7的柵極端 及MOS管N7的柵極端相連;MOS管Pl的柵極端與MOS管m的柵極端對應(yīng)相連的端部形成 第一鎖存電路輸入端,MOS管P2的柵極端與MOS管N2的柵極端對應(yīng)相連的端部形成第二 鎖存電路輸入端。所述第二鎖存電路輸入端與信號延時電路的輸出端相連,所述信號延時電路的輸 入端與數(shù)據(jù)輸入端相連,所述數(shù)據(jù)輸入端還與第一鎖存電路輸入端相連。所述數(shù)據(jù)輸入端與MOS管m0、M0S管N9的源極端相連,所述MOS管附0的漏極端與信號延時電路的輸入端相連,MOS管N9的漏極端與第一鎖存電路輸入端相連;MOS管NlO 與MOS管N9的柵極端均與控制信號輸入端相連。本實用新型的優(yōu)點提出了一種利用狀態(tài)保存機(jī)制的鎖存結(jié)構(gòu),包括由反相器組 成的信號延時電路和抗單粒子鎖存電路;信號延時電路的輸出端與第二鎖存電路輸入端相 連;數(shù)據(jù)輸入端輸入的外部輸入信號經(jīng)過信號延時電路輸出外部輸入延時信號,抗單粒子 鎖存電路同時接收并比較外部輸入信號及外部輸入延時信號,當(dāng)外部輸入信號與外部輸入 延時信號相同時,抗單粒子鎖存電路根據(jù)外部輸入信號輸出相應(yīng)的狀態(tài)信號;當(dāng)外部輸入 信號與外部輸入延時信號不同時,抗單粒子鎖存電路輸出電路前一時刻鎖存的狀態(tài)信號, 能夠避免外部數(shù)據(jù)輸入的擾動,能夠抵抗單粒子瞬態(tài)擾動和單粒子翻轉(zhuǎn)。與利用反饋機(jī)理 的DICE結(jié)構(gòu)相比,該結(jié)構(gòu)在受單粒子擾動時,有更快的恢復(fù)速度;與三模冗余結(jié)構(gòu)相比,電 路結(jié)構(gòu)簡單,面積和功耗更小,電路結(jié)構(gòu)簡單,減小了占用面積,降低了功耗,提高了系統(tǒng)的 可靠性。

圖1為本實用新型的信號延時電路的原理圖。圖2為本實用新型的狀態(tài)保持原理圖。圖3為本實用新型抗單粒子鎖存電路的原理圖。圖4為本實用新型的使用狀態(tài)圖。
具體實施方式
下面結(jié)合具體附圖和實施例對本實用新型作進(jìn)一步說明。如圖廣圖4所示本實用新型包括信號延時電路、抗單粒子鎖存電路、第一節(jié)點 1、第二節(jié)點2、第三節(jié)點3、第四節(jié)點4、控制信號輸入端5、數(shù)據(jù)輸入端6、數(shù)據(jù)輸出端7、第 一鎖存電路輸入端61及第二鎖存電路輸入端62。圖1為信號延時電路的原理圖。圖1中,只表示了信號延時電路中的一組反相器 延時電路。如圖1所示反相器延時電路包括兩個反相器;所述反相器包括MOS管P41及 MOS管N41,所述MOS管P41的源極端與電源VDD相連,MOS管P41的漏極端與MOS管N41的 漏極端相連,形成信號輸出端;MOS管N41的源極端接地。MOS管P41與MOS管N41的柵極 端相連,形成信號輸入端。圖1中兩個反相器相級聯(lián),即前一個反相器的信號輸出端與后一 個反相器的輸入端相連,前一個反相器的信號輸入端為整個信號延時電路的輸入端,后一 個反相器的輸出端為整個信號延時電路的信號輸出端。為了保證抗單粒子鎖存電路不受單 粒子瞬態(tài)脈沖(SET)的影響,信號延時電路的延遲時間必須大于SET在電路中產(chǎn)生最大擾 動時間,即信號延時電路的延遲時間必須大于單粒子瞬態(tài)擾動產(chǎn)生的最大脈沖寬度。為了 達(dá)到足夠的延遲時間,信號延時電路可以采用多級反相器相級聯(lián)組成。所述信號延時電路 與抗單粒子鎖存電路相連,起到抗SET效應(yīng)的作用。所述MOS管P41為P型MOS管,MOS管 N41為N型MOS管,后續(xù)MOS管的類型與此相同。如圖2所示為本實用新型實現(xiàn)狀態(tài)保持的原理圖,即抗單粒子鎖存電路的一個 基礎(chǔ)電路單元。為了實現(xiàn)狀態(tài)保持,所述電路包括MOS管P31、M0S管P32、M0S管N31及MOS 管N32。所述MOS管P31的源極端與電源VDD相連,MOS管P31的漏極端與MOS管P32的源極端相連,MOS管P32的漏極端與MOS管N31的漏極端相連,并形成信號輸出端23。MOS管 N31的源極端與MOS管N32的漏極端相連,MOS管N32的源極端接地。所述MOS管P31與 MOS管N31的柵極端相連,并形成信號輸入端21 ;MOS管P32與MOS管N32的柵極端相連, 并形成信號輸入端22。信號輸出端23的狀態(tài)由MOS管P31、M0S管P32、M0S管N31及MOS 管N32的輸入信號同時決定;而MOS管P31與MOS管N31的狀態(tài)由信號輸入端21的輸入信 號決定;MOS管P32及MOS管N32的狀態(tài)由信號輸入端22的輸入信號決定。當(dāng)信號輸入端 21的輸入信號與信號輸入端22的輸入信號有且只有一個狀態(tài)發(fā)生變化時,信號輸出端23 的狀態(tài)不會受到影響,還保持原有的狀態(tài),即輸出之前鎖存的狀態(tài)信號。當(dāng)信號輸入端21 的輸入信號與信號輸入端22的輸入信號同時發(fā)生變化時,信號輸出端23的狀態(tài)才會發(fā)生 改變;由此原理,可以得到抗單粒子鎖存電路的原理圖。如圖3所示為本實用新型抗單粒子鎖存電路的原理圖。由圖3中,可以看出,所 述抗單粒子鎖存電路包括四個在圖2中描述的狀態(tài)保持電路,所述抗單粒子鎖存電路的狀 態(tài)保持電路分別包括第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保持電路及第四狀 態(tài)保持電路。所述第一狀態(tài)保持電路包括MOS管Pl、MOS管P2、MOS管附及MOS管N2 ;所 述MOS管Pl的源極端與電源VDD相連,MOS管Pl的漏極端與MOS管P2的源極端相連;MOS 管P2的漏極端與MOS管m的漏極端相連,并形成第一節(jié)點ι ;MOS管m的源極端與MOS管 N2的漏極端相連,MOS管N2的源極端接地;MOS管Pl的柵極端與MOS管附的柵極端相連, MOS管P2的柵極端與MOS管N2的柵極端相連。所述第二狀態(tài)保持電路包括MOS管P3、MOS管P4、MOS管N3及MOS管N4 ;MOS管 P3的源極端與電源VDD相連,MOS管P3的漏極端與MOS管P4的源極端相連;MOS管P4的 漏極端與MOS管N3的漏極端相連,并形成第二節(jié)點2 ;MOS管N3的源極端與MOS管N4的漏 極端相連,MOS管N4的源極端接地;MOS管P3與MOS管N3的柵極端相連,MOS管P4與MOS 管N4的柵極端相連。所述第三狀態(tài)保持電路包括MOS管P5、M0S管P6、M0S管N5及MOS管N6 ;所述MOS 管P5的源極端與電源VDD相連,MOS管P5的漏極端與MOS管P6的源極端相連;MOS管P6 的漏極端與MOS管N5的漏極端相連,并形成第三節(jié)點3 ;MOS管N5的源極端與MOS管N6的 漏極端相連,所述MOS管N6的源極端接地。所述第四狀態(tài)保持電路包括MOS管P7、M0S管P8、M0S管N7及MOS管N8 ;所述MOS 管P7的源極端與電源VDD相連,MOS管P7的漏極端與MOS管P8的源極端相連;MOS管P8 與MOS管N7的漏極端相連,并形成第四節(jié)點4 ;MOS管N7的源極端與MOS管N8的漏極端相 連,MOS管N8的源極端接地。所述第四節(jié)點4同時與MOS管Pl的柵極端、MOS管附的柵極端、MOS管P6的柵 極端及MOS管N6的柵極端相連,并形成數(shù)據(jù)輸出端7 ;第三節(jié)點3同時與MOS管P8的柵極 端、MOS管N8的柵極端、MOS管P3的柵極端及MOS管N3的柵極端相連;第二節(jié)點2同時與 MOS管P5的柵極端、MOS管N5的柵極端、MOS管N2的柵極端及MOS管P2的柵極端相連;第 一節(jié)點1同時與MOS管P4的柵極端、MOS管N4的柵極端、MOS管P7的柵極端及MOS管N7 的柵極端相連;MOS管Pl的柵極端與MOS管m的柵極端對應(yīng)相連的端部形成第一鎖存電 路輸入端61,MOS管P2的柵極端與MOS管N2的柵極端對應(yīng)相連的端部形成第二鎖存電路 輸入端62。第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保持電路及第四狀態(tài)保持電路
7的輸出與輸入信號相對應(yīng)配合,每個狀態(tài)保持電路的輸入與輸出均受到其他狀態(tài)保持電路 的影響,從而能夠相互影響,從而防止單粒子翻轉(zhuǎn)效應(yīng)的影響。第一節(jié)點1與第二狀態(tài)保持電路的MOS管P4及MOS管N4的柵極端相連,且與第 四狀態(tài)保持電路的MOS管P7及MOS管N7的柵極端相連;第三節(jié)點3與第二狀態(tài)保持電路 的MOS管P3與MOS管N3的柵極端相連,且與第四狀態(tài)保持電路的MOS管P8及MOS管N8的 柵極端相連,因此,當(dāng)?shù)谝还?jié)點1與第三節(jié)點3的狀態(tài)改變會使得第二節(jié)點2與第四節(jié)點4 的狀態(tài)也隨之改變,即第二節(jié)點2與第四節(jié)點4的狀態(tài)會受到第一節(jié)點1與第三節(jié)點3的 影響。第四節(jié)點4與第一狀態(tài)保持電路的MOS管Pl與MOS管m的柵極端相連,且與第三 狀態(tài)保持電路的MOS管P6與MOS管N6的柵極端相連;第二節(jié)點2與第一狀態(tài)保持電路的 MOS管P2與MOS管N2的柵極端相連,且與第三狀態(tài)保持電路的MOS管P5及MOS管N5的柵 極端相連,由此可以看出第一節(jié)點1與第二節(jié)點3的狀態(tài)也是受到第二節(jié)點2與第四節(jié)點 4的控制,即第一節(jié)點1、第二節(jié)點2、第三節(jié)點3及第四節(jié)點4的輸出狀態(tài)相互影響。如圖4所示為本實用新型的工作使用原理圖。信號延時電路的輸出端與抗單粒 子鎖存電路的第二鎖存電路輸入端62相連,信號延時電路通過MOS管NlO與數(shù)據(jù)輸入端6 相連,所述MOS管mo的漏極端與信號延時電路的輸入端相連;MOS管mo的源極端與數(shù)據(jù) 輸入端6相連。所述數(shù)據(jù)輸入端6同時還通過MOS管N9與第一鎖存電路輸入端61相連, 所述MOS管N9的源極端與數(shù)據(jù)輸入端6相連,MOS管N9的漏極端與第一鎖存電路輸入端 61相連。所述MOS管N9與MOS管附0的柵極端均與控制信號輸入端5相連,控制信號輸入 端5輸入的控制信號能夠控制MOS管N9與MOS管附0的開通與關(guān)斷。工作時,控制信號通過控制信號輸入端5輸入,并控制MOS管N9及MOS管附0的 開關(guān)狀態(tài);當(dāng)MOS管N9和MOS管NlO打開后,能夠?qū)?shù)據(jù)輸入端6的輸入信號能夠輸入到 抗單粒子鎖存電路中。當(dāng)數(shù)據(jù)輸入端6有數(shù)據(jù)輸入時,同一數(shù)據(jù)信號被分成兩路,一路數(shù)據(jù) 信號通過MOS管N9輸入到第一鎖存電路輸入端61 ;另一路數(shù)據(jù)信號通過MOS管NlO及信號 延時電路輸入到第二鎖存電路輸入端62。由于第一鎖存電路輸入端61同時與第一狀態(tài)保 持電路的MOS管Pl及MOS管m的柵極端相連、且與第三狀態(tài)保持電路的MOS管P6及MOS 管N6的柵極端相連;第二鎖存電路輸入端62同時與第一狀態(tài)保持電路的MOS管P2與MOS 管N2的柵極端相連,且與第三狀態(tài)保持電路的MOS管P5與MOS管N5的柵極端相連,因此 數(shù)據(jù)輸入端6分出的兩路數(shù)據(jù)信號相同時使得第一節(jié)點1與第三節(jié)點3的狀態(tài)會同時發(fā)生 變化。由于信號延時電路的延遲時間大于單粒子擾動給電路帶來的最大擾動寬度,因此,當(dāng) 有單粒子瞬態(tài)擾動(SET)從數(shù)據(jù)輸入端進(jìn)入抗單粒子鎖存電路時,在第一鎖存電路輸入端 61的數(shù)據(jù)輸入使得第一狀態(tài)保持電路的MOS管Pl與MOS管Ni,第三狀態(tài)保持電路的MOS 管P6及MOS管N6的狀態(tài)發(fā)生變化,但是在第二鎖存電路輸入端62,由于信號延時電路對 數(shù)據(jù)輸入信號進(jìn)行延時,第二鎖存電路輸入端62的信號變化遲于第一鎖存電路輸入端61。 由前述分析可知,如果第一節(jié)點1的輸出狀態(tài)發(fā)生變化時,需要MOS管P1、M0S管P2、M0S管 Nl及MOS管N2的柵極輸入同時變化,因此從數(shù)據(jù)輸入端6進(jìn)入的單粒子瞬態(tài)擾動信號通 過第一鎖存電路輸入端61及第二鎖存電路輸入端62加在第一狀態(tài)保持電路上時,第一節(jié) 點1的輸出狀態(tài)不會發(fā)生變化;由于第三狀態(tài)保持電路的第三節(jié)點3同樣受到第一鎖存電 路輸入端61及第二鎖存電路輸入端62輸入信號的影響,第三節(jié)點3的狀態(tài)也不會改變,從 而保持了第一節(jié)點1和第三節(jié)點3的狀態(tài),使得第一節(jié)點1與第三節(jié)點3不受SET效應(yīng)的影響。同理,可以得到第二節(jié)點2與第四節(jié)點4也不受SET效應(yīng)的影響。以第二節(jié)點2的輸出狀態(tài)變化為例,假設(shè)抗單粒子鎖存電路在鎖存狀態(tài)時,受到 單粒子翻轉(zhuǎn)效應(yīng)(SEU)的影響,狀態(tài)發(fā)生變化。當(dāng)?shù)诙?jié)點2的狀態(tài)發(fā)生變化時,因此與第 二節(jié)點2相連的第一狀態(tài)保持電路的MOS管P2、M0S管N2,第三狀態(tài)保持電路的MOS管P5、 MOS管N5的柵極端信號也發(fā)生變化;但是第一狀態(tài)保持電路的MOS管Pl、M0S管Ni,第三狀 態(tài)保持電路的MOS管P6、MOS管N6的狀態(tài)沒有改變,因此使得第一節(jié)點1和第三節(jié)點3保 持原有的狀態(tài)。由于第二狀態(tài)保持電路的MOS管P3、M0S管P4、M0S管N3及MOS管N4的狀 態(tài)同時受到第一節(jié)點1與第三節(jié)點3的輸出狀態(tài)影響,第一節(jié)點1與第三節(jié)點3保持原有 狀態(tài)時,第二狀態(tài)保持電路的MOS管P3、MOS管P4、MOS管N3及MOS管N4的狀態(tài)也沒有改 變;當(dāng)單粒子翻轉(zhuǎn)效應(yīng)(SEU)對電路的影響結(jié)束后,使得第二節(jié)點2的狀態(tài)會立即恢復(fù)原來 的狀態(tài),如果四個節(jié)點中,任意一個節(jié)點受到SEU效應(yīng)的影響,狀態(tài)發(fā)生變化,都可以被恢 復(fù)至受干擾前的狀態(tài),提高了電路受到單粒子擾動后的啟動速度。即本實用新型通過信號 延時電路的存在,能夠抵御單粒子瞬態(tài)響應(yīng)(SET)的影響,通過抗單粒子鎖存電路能夠抵御 單粒子翻轉(zhuǎn)效應(yīng)(SEU)的影響。由于正常輸入數(shù)據(jù)的時序需要很長的時間,正常輸入數(shù)據(jù) 的時間遠(yuǎn)大于單粒子瞬態(tài)響應(yīng)(SET)和單粒子瞬態(tài)翻轉(zhuǎn)效應(yīng)(SEU)的時間,整個電路能夠 保證正常的輸出狀態(tài)。本實用新型提出了一種利用狀態(tài)保存機(jī)制的鎖存結(jié)構(gòu),包括由反相器組成的信號 延時電路和抗單粒子鎖存電路;信號延時電路的輸出端與第二鎖存電路輸入端相連;數(shù)據(jù) 輸入端輸入的外部輸入信號經(jīng)過信號延時電路輸出外部輸入延時信號,抗單粒子鎖存電路 同時接收并比較外部輸入信號及外部輸入延時信號,當(dāng)外部輸入信號與外部輸入延時信號 相同時,抗單粒子鎖存電路根據(jù)外部輸入信號輸出相應(yīng)的狀態(tài)信號;當(dāng)外部輸入信號與外 部輸入延時信號不同時,抗單粒子鎖存電路輸出電路前一時刻鎖存的狀態(tài)信號,能夠避免 外部數(shù)據(jù)輸入的擾動,能夠抵抗單粒子瞬態(tài)擾動和單粒子翻轉(zhuǎn)。與利用反饋機(jī)理的DICE結(jié) 構(gòu)相比,該結(jié)構(gòu)在受單粒子擾動時,有更快的恢復(fù)速度;與三模冗余結(jié)構(gòu)相比,電路結(jié)構(gòu)簡 單,面積和功耗更小,電路結(jié)構(gòu)簡單,減小了占用面積,降低了功耗,提高了系統(tǒng)的可靠性。
權(quán)利要求1.一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其特征是包括信號延時電路及與所 述信號延時電路相連的抗單粒子鎖存電路;所述信號延伸電路用于將輸入信號延時后輸 出,所述信號延時電路的延時時間大于單粒子瞬態(tài)擾動產(chǎn)生的最大脈沖寬度;所述抗單粒 子鎖存電路同時接收并比較外部輸入信號及所述外部輸入信號經(jīng)過信號延時電路輸出的 外部輸入延時信號。
2.根據(jù)權(quán)利要求1所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其特征是所述信 號延時電路包括至少一組反相器延時電路,所述每組反相器延時電路包括至少兩個反相
3.根據(jù)權(quán)利要求2所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其特征是所述反 相器包括MOS管P41及MOS管N41,所述MOS管P41的源極端與電源VDD相連,MOS管P41 的漏極端與MOS管N41的漏極端相連,所述MOS管N41的源極端接地;MOS管P41與MOS管 N41的柵極端相連;所述MOS管P41與MOS管N41的柵極端相連后形成延時信號輸入端,MOS 管P41與MOS管N41的漏極端相連后形成延時信號輸出端;每組反相器延時電路內(nèi)前一反 相器的延時信號輸出端與后一反相器的延時信號輸入端相連。
4.根據(jù)權(quán)利要求1所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其特征是所述抗 單粒子鎖存電路包括第一狀態(tài)保持電路、第二狀態(tài)保持電路、第三狀態(tài)保持電路及第四狀 態(tài)保持電路;第一狀態(tài)保持電路包括MOS管P1、M0S管P2、M0S管附及MOS管N2 ;所述MOS 管Pl的源極端與電源VDD相連,MOS管Pl的漏極端與MOS管P2的源極端相連;MOS管P2 的漏極端與MOS管m的漏極端相連,并形成第一節(jié)點(1) ;MOS管m的源極端與MOS管N2 的漏極端相連,MOS管N2的源極端接地;MOS管Pl的柵極端與MOS管附的柵極端相連,MOS 管P2的柵極端與MOS管N2的柵極端相連;所述第二狀態(tài)保持電路包括MOS管P3、MOS管 P4、MOS管N3及MOS管N4 ;MOS管P3的源極端與電源VDD相連,MOS管P3的漏極端與MOS 管P4的源極端相連;MOS管P4的漏極端與MOS管N3的漏極端相連,并形成第二節(jié)點(2); MOS管N3的源極端與MOS管N4的漏極端相連,MOS管N4的源極端接地;MOS管P3與MOS 管N3的柵極端相連,MOS管P4與MOS管N4的柵極端相連;所述第三狀態(tài)保持電路包括MOS 管P5、MOS管P6、MOS管N5及MOS管N6 ;所述MOS管P5的源極端與電源VDD相連,MOS管 P5的漏極端與MOS管P6的源極端相連;MOS管P6的漏極端與MOS管N5的漏極端相連,并 形成第三節(jié)點(3);M0S管N5的源極端與MOS管N6的漏極端相連,所述MOS管N6的源極端 接地;所述第四狀態(tài)保持電路包括MOS管P7、M0S管P8、M0S管N7及MOS管N8 ;所述MOS管 P7的源極端與電源VDD相連,MOS管P7的漏極端與MOS管P8的源極端相連;MOS管P8與 MOS管N7的漏極端相連,并形成第四節(jié)點(4) ;MOS管N7的源極端與MOS管N8的漏極端相 連,MOS管N8的源極端接地;所述第四節(jié)點(4)同時與MOS管Pl的柵極端、MOS管附的柵 極端、MOS管P6的柵極端及MOS管N6的柵極端相連,并形成數(shù)據(jù)輸出端(7);第三節(jié)點(3) 同時與MOS管P8的柵極端、MOS管N8的柵極端、MOS管P3的柵極端及MOS管N3的柵極端 相連;第二節(jié)點(2)同時與MOS管P5的柵極端、MOS管N5的柵極端、MOS管N2的柵極端及 MOS管P2的柵極端相連;第一節(jié)點(1)同時與MOS管P4的柵極端、MOS管N4的柵極端、MOS 管P7的柵極端及MOS管N7的柵極端相連;MOS管Pl的柵極端與MOS管m的柵極端對應(yīng) 相連的端部形成第一鎖存電路輸入端(61),MOS管P2的柵極端與MOS管N2的柵極端對應(yīng) 相連的端部形成第二鎖存電路輸入端(62 )。
5.根據(jù)權(quán)利要求4所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其特征是所述第 二鎖存電路輸入端與信號延時電路的輸出端相連,所述信號延時電路的輸入端與數(shù)據(jù)輸入 端(6)相連,所述數(shù)據(jù)輸入端(6)還與第一鎖存電路輸入端相連。
6.根據(jù)權(quán)利要求5所述的基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其特征是所述數(shù) 據(jù)輸入端(6)與MOS管m0、M0S管N9的源極端相連,所述MOS管mo的漏極端與信號延時 電路的輸入端相連,MOS管N9的漏極端與第一鎖存電路輸入端相連;MOS管mo與MOS管 N9的柵極端均與控制信號輸入端(5)相連。
專利摘要本實用新型涉及一種基于狀態(tài)保存機(jī)制的抗單粒子鎖存結(jié)構(gòu),其包括信號延時電路及抗單粒子鎖存電路;信號延時電路的延時時間大于單粒子瞬態(tài)擾動產(chǎn)生的最大脈沖寬度;抗單粒子鎖存電路同時接收并比較外部輸入信號及所述外部輸入信號經(jīng)過信號延時電路輸出的外部輸入延時信號,當(dāng)外部輸入信號與外部輸入延時信號相同時,抗單粒子鎖存電路根據(jù)外部輸入信號的狀態(tài)輸出并鎖存相應(yīng)的狀態(tài)信號;當(dāng)外部輸入信號與外部輸入延時信號不同時,抗單粒子鎖存電路輸出前一時刻抗單粒子鎖存電路鎖存的狀態(tài)信號。本實用新型提高了電路受單粒子擾動后恢復(fù)的速度,能夠抵御SEU效應(yīng)和SET效應(yīng)對電路的干擾,電路結(jié)構(gòu)簡單,減小了占用面積,降低了功耗,提高了系統(tǒng)的可靠性。
文檔編號H03K19/003GK201918975SQ20102062592
公開日2011年8月3日 申請日期2010年11月26日 優(yōu)先權(quán)日2010年11月26日
發(fā)明者周昕杰, 周毅, 徐睿, 王棟, 羅靜, 薛忠杰 申請人:中國電子科技集團(tuán)公司第五十八研究所
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