專利名稱：高電壓邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體來說涉及電子裝置，且更具體來說涉及數(shù)字邏輯電路。
背景技術(shù)：
數(shù)字邏輯電路廣泛用以實(shí)施數(shù)字功能，用以介接于數(shù)字電路與模擬電路之間，且用于其它功能。數(shù)字邏輯電路為一種電路，其接收一個(gè)或一個(gè)以上數(shù)字輸入信號、對所述數(shù)字輸入信號執(zhí)行特定邏輯功能，且提供一個(gè)或一個(gè)以上數(shù)字輸出信號。數(shù)字信號在任何給定時(shí)刻具有多個(gè)(通常為兩個(gè))可能的邏輯值中的一者。舉例來說，數(shù)字信號可針對邏輯高具有高電壓電平或針對邏輯低具有低電壓電平(例如，零伏特(OV))。數(shù)字邏輯電路可通過金屬氧化物半導(dǎo)體(M0Q晶體管來實(shí)施以獲得小的大小及低功率消耗。通常，MOS晶體管經(jīng)設(shè)計(jì)成處理數(shù)字輸入信號以及數(shù)字輸出信號的電壓范圍。 然而，在特定情境下，可能需要處理具有較大電壓范圍的數(shù)字輸入及輸出信號。

發(fā)明內(nèi)容


圖1展示高電壓邏輯電路的框圖。圖2及3展示實(shí)施反相器的高電壓邏輯電路。圖4展示實(shí)施與非門的高電壓邏輯電路。圖5展示實(shí)施邏輯功能的高電壓邏輯電路。圖6展示無線通信裝置的框圖。圖7展示高電壓邏輯電路及開關(guān)。圖8展示用于產(chǎn)生控制信號的過程。
具體實(shí)施例方式詞語“示范性”在本文中用以意味著“充當(dāng)實(shí)例、例子或說明”。未必將本文中描述為“示范性”的任一設(shè)計(jì)解釋為比其它設(shè)計(jì)優(yōu)選或有利。在本文中描述可處理具有較大電壓范圍的數(shù)字輸入及輸出信號的高電壓邏輯電路。高電壓邏輯電路可通過具有擊穿電壓的MOS晶體管來實(shí)施，所述擊穿電壓可小于數(shù)字輸入及輸出信號的電壓范圍。高電壓邏輯電路可用于各種應(yīng)用，例如用于數(shù)字電路與模擬電路之間的接口電路，用于控制電路以接通或斷開開關(guān)等。
圖1展示高電壓邏輯電路100的示范性設(shè)計(jì)的框圖。在此示范性設(shè)計(jì)中，邏輯電路 100包括輸入級110、耦合到輸入級110的第二級120，及耦合到第二級120的輸出級130。 輸入級110可接收具有全電壓范圍的K個(gè)數(shù)字輸入信號Vinl到VinK，其中K可為1或大于 1。輸入級110可提供(i)具有第一減小的電壓范圍的K個(gè)第一數(shù)字中間信號Val_top到 VaK_top及(ii)具有第二減小的電壓范圍的K個(gè)第二數(shù)字中間信號Val_bot到VaK_bot。 每一減小的電壓范圍可為全電壓范圍的分?jǐn)?shù)。第二級120可接收來自輸入級110的中間信號，且可對所述中間信號實(shí)施邏輯功能。第二級120可提供(i)具有第一減小的電壓范圍的第一數(shù)字驅(qū)動信號Vdr_top及(ii) 具有第二減小的電壓范圍的第二數(shù)字驅(qū)動信號Vdr_bot。輸出級130可接收來自第二級120 的驅(qū)動信號，且可提供具有全電壓范圍的數(shù)字輸出信號Vout。輸入級110、第二級120及輸出級130可通過具有擊穿電壓的MOS晶體管來實(shí)施，所述擊穿電壓可小于全電壓范圍但大于每一減小的電壓范圍(如下文所描述)。圖2展示實(shí)施反相器的高電壓邏輯電路102的示范性設(shè)計(jì)的示意圖。邏輯電路 102包含輸入級110a、第二級120a，及輸出級130a，其為圖1中的輸入級110、第二級120及輸出級130的示范性設(shè)計(jì)。在圖2所展示的示范性設(shè)計(jì)中，輸入級1 IOa包括頂部輸入電路210及底部輸入電路220。頂部輸入電路210接收具有全電壓范圍的輸入信號Vin，且提供具有第一減小的電壓范圍的第一中間信號Va_top。底部輸入電路220接收Vin信號，且提供具有第二減小的電壓范圍的第二中間信號Va_bot。在圖2所展示的示范性設(shè)計(jì)中，頂部輸入電路210包括以堆疊配置耦合的P溝道MOS (PMOS)晶體管212及214。PMOS晶體管212使其柵極接收 Vin信號，使其漏極耦合到中間電壓Vmid，且使其源極提供Va_top信號。PMOS晶體管214 使其柵極接收Vmid電壓，使其漏極耦合到PMOS晶體管212的源極，且使其源極接收Vin信號。底部輸入電路220包括以堆疊配置耦合的N溝道MOS (NMOS)晶體管222及224。NMOS 晶體管222使其柵極接收Vin信號，使其源極耦合到Vmid電壓，且使其漏極提供Va_bot信號。NMOS晶體管2 使其柵極接收Vmid電壓，使其漏極耦合到NMOS晶體管222的漏極，且使其源極接收Vin信號。PMOS及NMOS晶體管可通過對稱結(jié)構(gòu)來實(shí)施，且每一 MOS晶體管的源極及漏極可互換。Vin信號及Vout信號的全電壓范圍可涵蓋從正電源電壓Vdd到負(fù)電源電壓Vss的范圍。Vss可為電路接地、負(fù)電壓或正電壓。Va_top信號的第一減小的電壓范圍可涵蓋從 Vdd到Vmid的范圍。Va_bot信號的第二減小的電壓范圍可涵蓋從Vmid到Vss的范圍。每一減小的電壓范圍可小于用以實(shí)施高電壓邏輯電路的MOS晶體管的擊穿電壓。一般來說， Vmid可為Vdd與Vss之間的任何電壓，且可等于或可不等于Vcenter = (Vdd-Vss)/2+Vss。 然而，將Vcenter用于Vmid可最大化可由高電壓邏輯電路處理的電壓范圍?？蓪mid電壓設(shè)定為在Vdd與Vss的中間范圍附近的值。頂部輸入電路210產(chǎn)生Va_top信號，所述Va_top信號具有第一減小的電壓范圍及與Vin信號相同的邏輯值。底部輸入電路220產(chǎn)生Va_bot信號，所述Va_bot信號具有第二減小的電壓范圍及與Vin信號相同的邏輯值。輸入級IlOa可有效地將全電壓范圍分成兩個(gè)減小的電壓范圍。如圖2所展示，通過自偏置MOS晶體管來實(shí)施輸入電路210及220。 將Vin信號用作用于輸入電路210與輸入電路220兩者的供應(yīng)電壓。
表1提供在輸入級IlOa內(nèi)的每一 MOS晶體管的接通/斷開狀態(tài)以及Va_top信號及Va_bot信號相對于Vin信號的電壓電平。如表1所展示，Va_top信號限于Vdd與Vmid 之間，且Va_bot信號限于Vmid與Vss之間。如果Vin信號處于Vdd，則頂部PMOS晶體管 214接通，底部PMOS晶體管212斷開，且Va_top信號設(shè)定為Vdd。此外，頂部NMOS晶體管 224斷開，底部NMOS晶體管222接通，且Va_bot信號設(shè)定為Vmid。相反地，如果Vin信號處于Vss，則頂部PMOS晶體管214斷開，底部PMOS晶體管212接通，且Va_top信號設(shè)定為 Vmid。此外，頂部NMOS晶體管2M接通，底部NMOS晶體管222斷開，且Va_bot信號設(shè)定為 Vss0表1-輸入級
權(quán)利要求
1.一種設(shè)備，其包含輸入級，其用以接收至少一個(gè)輸入信號且提供具有第一電壓范圍的至少一個(gè)第一中間信號及具有第二電壓范圍的至少一個(gè)第二中間信號；第二級，其用以接收所述第一中間信號及所述第二中間信號并基于邏輯功能來處理所述第一中間信號及所述第二中間信號，且提供具有所述第一電壓范圍的第一驅(qū)動信號及具有所述第二電壓范圍的第二驅(qū)動信號；及輸出級，其用以接收所述第一驅(qū)動信號及所述第二驅(qū)動信號且提供具有第三電壓范圍的輸出信號，所述第三電壓范圍大于所述第一電壓范圍及所述第二電壓范圍中的每一者。
2.根據(jù)權(quán)利要求1所述的設(shè)備，所述輸入級包含第一輸入電路，其用以接收所述至少一個(gè)輸入信號且提供所述至少一個(gè)第一中間信號；及第二輸入電路，其用以接收所述至少一個(gè)輸入信號且提供所述至少一個(gè)第二中間信號。
3.根據(jù)權(quán)利要求2所述的設(shè)備，所述第一輸入電路包含至少一對P溝道金屬氧化物半導(dǎo)體PMOS晶體管，每一輸入信號一對PMOS晶體管，每對PMOS晶體管以堆疊配置耦合并接收相應(yīng)輸入信號，且提供相應(yīng)第一中間信號，且所述第二輸入電路包含至少一對N溝道金屬氧化物半導(dǎo)體NMOS晶體管，每一輸入信號一對NMOS晶體管，每對NMOS晶體管以堆疊配置耦合并接收相應(yīng)輸入信號，且提供相應(yīng)第二中間信號。
4.根據(jù)權(quán)利要求2所述的設(shè)備，所述第一輸入電路在所述至少一個(gè)輸入信號的高電壓與中間電壓之間操作，且所述第二輸入電路在所述中間電壓與所述至少一個(gè)輸入信號的低電壓之間操作。
5.根據(jù)權(quán)利要求1所述的設(shè)備，所述第二級包含第一邏輯電路，其用以接收所述至少一個(gè)第一中間信號且基于所述邏輯功能來處理所述至少一個(gè)第一中間信號，所述第一邏輯電路在所述第一電壓范圍之間操作；及第二邏輯電路，其用以接收所述至少一個(gè)第二中間信號且基于所述邏輯功能來處理所述至少一個(gè)第二中間信號，所述第二邏輯電路在所述第二電壓范圍之間操作。
6.根據(jù)權(quán)利要求5所述的設(shè)備，所述第一邏輯電路及所述第二邏輯電路各自包含至少一個(gè)反相器，或至少一個(gè)邏輯門，或兩者。
7.根據(jù)權(quán)利要求5所述的設(shè)備，所述第二級進(jìn)一步包含第一延遲電路，其用以接收所述第一邏輯電路的輸出且提供所述第一驅(qū)動信號；及第二延遲電路，其用以接收所述第二邏輯電路的輸出且提供所述第二驅(qū)動信號。
8.根據(jù)權(quán)利要求7所述的設(shè)備，所述第一延遲電路及所述第二延遲電路各自包含至少一個(gè)反相器。
9.根據(jù)權(quán)利要求1所述的設(shè)備，所述輸出級包含P溝道金屬氧化物半導(dǎo)體PMOS晶體管，其用以在源極處接收所述第一驅(qū)動信號且在漏極處提供所述輸出信號；及N溝道金屬氧化物半導(dǎo)體NMOS晶體管，其耦合到所述PMOS晶體管，且在源極處接收所述第二驅(qū)動信號并在漏極處提供所述輸出信號。
10.根據(jù)權(quán)利要求1所述的設(shè)備，所述第一驅(qū)動信號與所述第二驅(qū)動信號之間的電壓差等于所述第一電壓范圍或所述第二電壓范圍。
11.根據(jù)權(quán)利要求1所述的設(shè)備，所述第一驅(qū)動信號及所述第二驅(qū)動信號具有共同邏輯值，且對于從邏輯高到邏輯低的改變，所述第一驅(qū)動信號在所述第二驅(qū)動信號之前轉(zhuǎn)變到邏輯低。
12.根據(jù)權(quán)利要求1所述的設(shè)備，所述第一驅(qū)動信號及所述第二驅(qū)動信號具有共同邏輯值，且對于從邏輯低到邏輯高的改變，所述第二驅(qū)動信號在所述第一驅(qū)動信號之前轉(zhuǎn)變到邏輯高。
13.根據(jù)權(quán)利要求1所述的設(shè)備，所述至少一個(gè)輸入信號具有所述第三電壓范圍。
14.根據(jù)權(quán)利要求1所述的設(shè)備，所述第一電壓范圍是在高電壓與中間電壓之間，所述第二電壓范圍是在所述中間電壓與低電壓之間，且所述第三電壓范圍是在所述高電壓與所述低電壓之間。
15.根據(jù)權(quán)利要求1所述的設(shè)備，所述輸入級、所述第二級及所述輸出級是通過具有擊穿電壓的金屬氧化物半導(dǎo)體MOS晶體管來實(shí)施，且所述第一電壓范圍及所述第二電壓范圍小于所述擊穿電壓。
16.根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包含開關(guān)，其用以接收射頻RF信號且基于所述輸出信號來使所述RF信號通過或阻擋所述 RF信號。
17.一種設(shè)備，其包含邏輯電路，其用以接收至少一個(gè)輸入信號，基于所述至少一個(gè)輸入信號并根據(jù)邏輯功能來產(chǎn)生具有第一電壓范圍的至少一個(gè)第一中間信號及具有第二電壓范圍的至少一個(gè)第二中間信號，且提供具有第三電壓范圍的控制信號，所述第三電壓范圍大于所述第一電壓范圍及所述第二電壓范圍中的每一者；及第二電路，其用以接收所述控制信號且根據(jù)所述控制信號進(jìn)行操作。
18.根據(jù)權(quán)利要求17所述的設(shè)備，所述第二電路包含開關(guān)，所述開關(guān)是基于所述控制信號而接通或斷開。
19.一種方法，其包含基于至少一個(gè)輸入信號而產(chǎn)生具有第一電壓范圍的至少一個(gè)第一中間信號；基于所述至少一個(gè)輸入信號而產(chǎn)生具有第二電壓范圍的至少一個(gè)第二中間信號；基于邏輯功能而處理所述至少一個(gè)第一中間信號以獲得具有所述第一電壓范圍的第一驅(qū)動信號；基于所述邏輯功能而處理所述至少一個(gè)第二中間信號以獲得具有所述第二電壓范圍的第二驅(qū)動信號；及基于所述第一驅(qū)動信號及所述第二驅(qū)動信號而產(chǎn)生具有第三電壓范圍的輸出信號，所述第三電壓范圍大于所述第一電壓范圍及所述第二電壓范圍中的每一者。
20.根據(jù)權(quán)利要求19所述的方法，所述產(chǎn)生所述至少一個(gè)第一中間信號包含通過第一輸入電路產(chǎn)生所述至少一個(gè)第一中間信號，所述第一輸入電路在所述至少一個(gè)輸入信號的高電壓與中間電壓之間操作，且所述產(chǎn)生所述至少一個(gè)第二中間信號包含通過第二輸入電路產(chǎn)生所述至少一個(gè)第二中間信號，所述第二輸入電路在所述中間電壓與所述至少一個(gè)輸入信號的低電壓之間操作。
21.根據(jù)權(quán)利要求19所述的方法，所述處理所述至少一個(gè)第一中間信號包含通過在所述第一電壓范圍之間操作的第一邏輯電路處理所述至少一個(gè)第一中間信號，且所述處理所述至少一個(gè)第二中間信號包含通過在所述第二電壓范圍之間操作的第二邏輯電路處理所述至少一個(gè)第二中間信號。
22.根據(jù)權(quán)利要求19所述的方法，其進(jìn)一步包含延遲所述第一驅(qū)動信號或所述第二驅(qū)動信號或所述兩個(gè)驅(qū)動信號以防止所述輸出信號超出所述第一電壓范圍及所述第二電壓范圍中的較大者。
23.根據(jù)權(quán)利要求19所述的方法，所述產(chǎn)生所述輸出信號包含通過在所述第一驅(qū)動信號與所述第二驅(qū)動信號之間操作的輸出級產(chǎn)生所述輸出信號。
24.根據(jù)權(quán)利要求19所述的方法，其進(jìn)一步包含 通過所述輸出信號控制開關(guān)。
25.一種設(shè)備，其包含用于基于至少一個(gè)輸入信號而產(chǎn)生具有第一電壓范圍的至少一個(gè)第一中間信號的裝置；用于基于所述至少一個(gè)輸入信號而產(chǎn)生具有第二電壓范圍的至少一個(gè)第二中間信號的裝置；用于基于邏輯功能而處理所述至少一個(gè)第一中間信號以獲得具有所述第一電壓范圍的第一驅(qū)動信號的裝置；用于基于所述邏輯功能而處理所述至少一個(gè)第二中間信號以獲得具有所述第二電壓范圍的第二驅(qū)動信號的裝置；及用于基于所述第一驅(qū)動信號及所述第二驅(qū)動信號而產(chǎn)生具有第三電壓范圍的輸出信號的裝置，所述第三電壓范圍大于所述第一電壓范圍及所述第二電壓范圍中的每一者。
全文摘要
本發(fā)明描述可處理具有較大電壓范圍的數(shù)字輸入及輸出信號的高電壓邏輯電路。在一示范性設(shè)計(jì)中，高電壓邏輯電路包括輸入級、第二級及輸出級。所述輸入級接收至少一個(gè)輸入信號，且提供(i)具有第一電壓范圍的至少一個(gè)第一中間信號及(ii)具有第二電壓范圍的至少一個(gè)第二中間信號。所述第二級接收所述第一中間信號及所述第二中間信號并基于邏輯功能來處理所述第一中間信號及所述第二中間信號，且提供(i)具有所述第一電壓范圍的第一驅(qū)動信號及(ii)具有所述第二電壓范圍的第二驅(qū)動信號。所述輸出級接收所述第一驅(qū)動信號及所述第二驅(qū)動信號，且提供具有第三電壓范圍的輸出信號，所述第三電壓范圍可大于所述第一電壓范圍及所述第二電壓范圍中的每一者。
文檔編號H03K19/003GK102474257SQ201080032637
公開日2012年5月23日 申請日期2010年7月22日 優(yōu)先權(quán)日2009年7月22日
發(fā)明者馬爾科·卡西亞 申請人:高通股份有限公司