專利名稱：集成電路以及消除負偏溫度不穩(wěn)定性的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，尤其涉及一種邏輯門驅(qū)動器。
背景技術(shù)：
在先進工藝技術(shù)中，負偏溫度不穩(wěn)定性(negative bias temperatureinstability, NBTI)效應(yīng)是劣化晶體管的閥電壓(Vt)和電流(Idsat/Idlin) 的重要因素，負偏溫度不穩(wěn)定性很明顯地使閥電壓(Vt)增加，因而使驅(qū)動電流(Idsat/ Idlin)減少。由于負偏溫度不穩(wěn)定性劣化晶體管的閥電壓(Vt)和電流(Idsat/Idlin)，降低晶體管的速度和導(dǎo)致嚴重的時序問題，例如最大延遲路徑和有害最小延遲路徑(即產(chǎn)生路徑和取樣路徑間的延遲不匹配)尤其負偏溫度不穩(wěn)定性發(fā)生在PMOS晶體管處于固定壓力下，如時鐘門控(clock gating)(例如不允許時鐘信號通過)或用以降低芯片動態(tài)能量損耗情況下的待命模式 (standby mode)(即非主動操作下)。舉例來說，在某些應(yīng)用中，在時鐘門控或待命模式下， 較大的反向驅(qū)動器和輸出節(jié)點使用操作型PMOS晶體管(operational PMOS transistor) 來停佇(park)邏輯電平為邏輯1的狀態(tài)。公知處理負偏溫度不穩(wěn)定性的方法包括一、建立防護帶(guard banding)(例如取出初始可操作頻率(initially available operation frequency)，如當最初可用的頻率為1. 2GHz，則使芯片維持在IGHz)。二、改變柵極大小，以及三、調(diào)變電壓源Vdd和閥電壓 Vt等等。然而，這些方法有以下缺點，例如一、須高達10-15%的初始可操作頻率來建立防護帶，此將犧牲芯片的初始性能，二、若增加?xùn)艠O的大小，須額外使用10-20%的面積和伴隨地能量損耗，以及三、調(diào)變電壓源Vdd和閥電壓Vt將加劇負偏溫度不穩(wěn)定性的劣化。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種集成電路，用以消除負偏溫度不穩(wěn)定性，包括一邏輯門驅(qū)動器的一操作型PMOS晶體管；一控制電路，用以在一待命模式下，停止導(dǎo)通操作型PMOS 晶體管；一第一 PMOS晶體管；以及一輸出節(jié)點；其中操作型PMOS晶體管耦接至輸出節(jié)點， 并且在待命模式下，第一 PMOS晶體管用以使輸出節(jié)點的邏輯電平為邏輯1。本發(fā)明亦提供一種消除負偏溫度不穩(wěn)定性的方法，包括在一待命模式下，根據(jù)一控制電路，停止導(dǎo)通一邏輯門驅(qū)動器的一操作型PMOS晶體管；在待命模式下，借由一第一 PMOS晶體管，使得一輸出節(jié)點的邏輯電平為邏輯1，其中第一 PMOS晶體管耦接至輸出節(jié)點。本發(fā)明亦提供另一種集成電路，用以消除負偏溫度不穩(wěn)定性，包括一邏輯門驅(qū)動器的一操作型PMOS晶體管；一控制電路，在一待命模式下，用以停止導(dǎo)通操作型PMOS晶體管；一第一 PMOS晶體管；一輸出節(jié)點，耦接至操作型PMOS晶體管；以及一 NMOS晶體管，耦接至操作型PMOS晶體管和輸出節(jié)點；其中一待命信號和一時鐘信號耦接至控制電路，并且在待命模式下，第一 PMOS晶體管用以使輸出節(jié)點的邏輯電平為邏輯1。本發(fā)明能夠消除負偏溫度不穩(wěn)定性，減少對邏輯門驅(qū)動器的損害，并且克服了現(xiàn)有技術(shù)中的缺點。為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配合附圖，作詳細說明如下。


圖1為本發(fā)明的集成電路的一實施例，用以消除負偏溫度不穩(wěn)定性，減少對邏輯門驅(qū)動器的損害。圖2為本發(fā)明的集成電路的一另實施例，用以消除邏輯門驅(qū)動器的負偏溫度不穩(wěn)定性。圖3為本發(fā)明的消除負偏溫度不穩(wěn)定性的方法的一流程圖。上述附圖中的附圖標記說明如下100,200 集成電路；102 或非門；103、105 反向信號；104 :與非門；106 匪OS晶體管；108 操作型PMOS晶體管；110 =PMOS晶體管；112 輸出節(jié)點；Standby/Pa rk、standby/Park 待命 / 停佇信號；Clock/Data 時鐘 / 數(shù)據(jù)信號；204:控制電路；206:反向器；207 反向輸出端；210 半閂鎖保持電路；Pl P4 =PMOS晶體管；Nl N3 匪OS晶體管；302、304 步驟。
具體實施例方式本實施例的操作方法及制造方法將在以下作詳盡的說明。然而，以下實施例并非本發(fā)明唯一的運用，本實施例僅是說明實施本發(fā)明的特定方法，其非用以限定本發(fā)明及專利范圍。圖1為本發(fā)明的集成電路的一實施例，用以消除負偏溫度不穩(wěn)定性，減少對邏輯門驅(qū)動器的損害。如圖所示，一集成電路100是一邏輯門(即以邏輯控制的反向器)驅(qū)動器，并且具有一輸出節(jié)點112，其中在時鐘門控(如不允許時鐘信號通過)或待命模式(如非主動操作下)的情況下，輸出節(jié)點112的邏輯電平須維持在邏輯1的狀態(tài)。在以下的描述中，“待命”模式為有關(guān)于時鐘門控(clock gating)、待命情況(standby situations)、及 /或其他類似的情況(例如睡眠模式等等)。集成電路100包括一或非門(NOR gate) 102耦接至一匪OS晶體管106。舉例來說，一控制電路包括一與非門(NAND gate) 104耦接至一操作型PMOS晶體管(operational PMOS transistor) 108?？刂齐娐酚靡栽诖Ｊ较峦Ｖ箤?dǎo)通(turn off)操作型PMOS晶體管108，操作型PMOS晶體管108和NMOS晶體管106耦接至輸出節(jié)點112。一 PMOS晶體管110亦耦接至輸出節(jié)點112，并且在待命模式下使輸出節(jié)點112的邏輯電平維持在邏輯1 的狀態(tài)。一時鐘/數(shù)據(jù)(clock/data)信號和一待命/停佇(standby/park)信號耦接至或非門102，時鐘/數(shù)據(jù)信號和具互補性的一待命/停佇信號Standby/Park耦接至控制電
路，具互補性的待命/停佇信號Standby/Pa rk亦耦接至PMOS晶體管110。當發(fā)出(assert)待命/停佇信號(邏輯電平為邏輯1)時，由于具互補性的待命/
停佇信號Standby/Park (邏輯電平為邏輯ο)耦接至與非門104，使得與非門104的一反
向信號105的邏輯電平為邏輯1，并且停止導(dǎo)通操作型PMOS晶體管108。具互補性的待命/
停佇信號Standby/Park (邏輯電平為邏輯ο)亦耦接至PMOS晶體管110，因此導(dǎo)通pmos晶
體管110，使得輸出節(jié)點112的邏輯電平為邏輯1(將輸出節(jié)點112充電至邏輯電平為邏輯 1作為邏輯上的要求)。進一步來說，待命/停佇信號(邏輯電平為1)耦接至或非門102， 因此或非門102的反向信號103的邏輯電平為邏輯0，因此停止導(dǎo)通NMOS晶體管106。公知電路的或非門同時耦接至PMOS晶體管和NMOS晶體管，相較之下，本發(fā)明的或非門102的尺寸可小于公知電路的或非門(例如為公知電路的或非門的1/2)。簡言之，當待命/停佇信號的邏輯電平為邏輯1時，停止導(dǎo)通操作型PMOS晶體管108，并且使輸出節(jié)點112的邏輯電平為邏輯1。當發(fā)出待命/停佇信號(邏輯電平為邏輯0)時，由于具互補性的待命/停佇信號Standby/Park (邏輯電平為邏輯D耦接至與非門104，使得時鐘/數(shù)據(jù)信號通過與非
門104成為反向信號105，反向信號105耦接至操作型PMOS晶體管108的柵極。由于耦接至或非門102的待命/停佇信號的邏輯電平為邏輯0，使得時鐘/數(shù)據(jù)信號通過或非門102 成為反向信號103，反向信號103耦接至操作NMOS晶體管106的柵極。如果時鐘/數(shù)據(jù)信號的邏輯電平為邏輯0，反向信號105 (邏輯1)停止導(dǎo)通操作型PMOS晶體管108，反向信號 103(邏輯1)導(dǎo)通NMOS晶體管106，使得輸出節(jié)點112被拉低(pulldown)至邏輯0。如果時鐘/數(shù)據(jù)信號為邏輯1，反向信號105 (邏輯0)導(dǎo)通操作型PMOS晶體管108，反向信號 103(邏輯0)停止導(dǎo)通NMOS晶體管106，使得輸出節(jié)點112被拉高(pull down)至邏輯1。 簡言之，當待命/停佇信號的邏輯電平為邏輯0時，輸出節(jié)點112的邏輯電平跟隨時鐘/數(shù)據(jù)信號而改變。在時鐘門控或待命模式情況下，集成電路100有助于較大的反向驅(qū)動器與輸出節(jié)點112，將邏輯電平停佇在邏輯1的狀態(tài)。在待命/停佇模式下，借由停止導(dǎo)通操作型PMOS 晶體管108，能消除負偏溫度不穩(wěn)定性對于操作型PMOS晶體管108的損害，即使在待命模式下偏壓(stress)于與非門104內(nèi)的PMOS晶體管(未示出)，由于與非門104內(nèi)的PMOS晶體管并未在時鐘/數(shù)據(jù)信號的路徑上，因此不會造成影響。與非門104內(nèi)的PMOS晶體管可視為犧牲PMOS晶體管。同理，在待命模式下，對PMOS晶體管110進行偏壓，使得輸出節(jié)點 112為邏輯1，但PMOS晶體管110亦并未在時鐘/數(shù)據(jù)路徑上。PMOS晶體管110亦可視為犧牲PMOS晶體管。若邏輯門群組使用相同的待命/停佇信號，則可共同PMOS晶體管110。圖2為本發(fā)明的集成電路的一另實施例，用以消除負偏溫度不穩(wěn)定性，減少對邏輯門驅(qū)動器的損害。集成電路200是邏輯門驅(qū)動器(即以邏輯控制的反向器)，并且具有輸出節(jié)點112。在待命模式下，輸出節(jié)點112的邏輯電平須停佇于邏輯1。集成電路200包括一控制電路204和一半閂鎖保持電路(halflatch keeper circuit) 210o在此晶體管N3?？刂齐娐?04耦接至半閂鎖保持電路210 (包括一 PMOS晶體管P4和一反向器 206)?？刂齐娐?04亦耦接至操作型PMOS晶體管108。在待命模式下，控制電路204停止導(dǎo)通操作型PMOS晶體管108?；蚍情T102耦接至NMOS晶體管106，NMOS晶體管106耦接至輸出節(jié)點112。時鐘/數(shù)據(jù)信號和待命/停佇信號耦接至或非門102和控制電路204。半閂鎖保持電路210耦接至輸出節(jié)點112，并且在待命模式下，使輸出節(jié)點112的邏輯電平保持在邏輯1。公知電路的或非門同時耦接至PMOS晶體管和NMOS晶體管，相較之下，本發(fā)明的或非門102及/或控制電路204的或非門(包括晶體管Pl、P2、m和N2)的尺寸可小于公知電路的或非門(約為公知電路的或非門的1/2)。當發(fā)出待命/停佇信號(邏輯1)時，或非門102的反向信號103為邏輯0，使得停止導(dǎo)通NMOS晶體管106。待命/停佇信號(邏輯1)導(dǎo)通NMOS晶體管N2。如果輸出節(jié)點 112為邏輯0，反向器206使邏輯0改變成邏輯1，并且導(dǎo)通NMOS晶體管N3。在此例中，NMOS 晶體管N2和N3拉低反向信號105，并且導(dǎo)通操作型PMOS晶體管108，使得輸出節(jié)點112的邏輯電平拉高至邏輯1。在輸出節(jié)點112變成邏輯1之后，反向器206提供一反向輸出端 (邏輯0)至NMOS晶體管N3的柵極，用以停止導(dǎo)通NMOS晶體管N3。反向輸出端207(邏輯 0)亦導(dǎo)通PMOS晶體管P3，并且拉高反向信號105的邏輯電平至邏輯1，使得停止導(dǎo)通操作型PMOS晶體管108。反向輸出端207亦導(dǎo)通PMOS晶體管P4，使得輸出節(jié)點112的邏輯電平為邏輯1。如果輸出節(jié)點112具有邏輯1，反向器206反轉(zhuǎn)輸出節(jié)點112的信號由邏輯1至邏輯0，并且停止導(dǎo)通NMOS晶體管N3。反向輸出端207 (邏輯0)亦導(dǎo)通PMOS晶體管P3和 P4。PMOS晶體管P3使反向信號105的邏輯電平為邏輯1，并且停止導(dǎo)通操作型PMOS晶體管 108。即使在待命模式下對PMOS晶體管P3進行偏壓，由于PMOS晶體管P3不在時鐘/數(shù)據(jù)信號路徑上，PMOS晶體管P3可視為犧牲PMOS晶體管，因此不會造成影響。在待命模式下， PMOS晶體管P4使輸出節(jié)點112的邏輯電平為邏輯1，即使在待命模式下對PMOS晶體管P4 進行偏壓，PMOS晶體管P4也不在時鐘/數(shù)據(jù)信號路徑上，故PMOS晶體管P4亦可視為犧牲 PMOS晶體管。當停止發(fā)出待命/停佇信號(邏輯0)，或非門102的反向信號103是時鐘/數(shù)據(jù)信號的反向信號。如果時鐘/數(shù)據(jù)信號的邏輯電平為邏輯1，或非門102的反向信號103的邏輯電平為邏輯0，則停止導(dǎo)通NMOS晶體管106，使得輸出節(jié)點112的邏輯電平為邏輯1。 如果時鐘/數(shù)據(jù)信號的邏輯電平為邏輯0，或非門102的反向信號103的邏輯電平為邏輯1， 則導(dǎo)通NMOS晶體管106，輸出節(jié)點112的邏輯電平被拉低至邏輯0。相較于半閂鎖保持電路210的PMOS晶體管P4，NMOS晶體管106具有較大的驅(qū)動強度用以拉低輸出節(jié)點112的邏輯電平至邏輯0。反向器206的反向輸出端207的邏輯電平變成邏輯1，并且導(dǎo)通NMOS晶體管N3和停止導(dǎo)通PMOS晶體管P3與P4。如果時鐘/數(shù)據(jù)信號由邏輯0改變成邏輯1，則導(dǎo)通NMOS晶體管附，并借由NMOS晶體管附與N3拉低反向信號105，并且導(dǎo)通操作型PMOS 晶體管108。因此，當停止發(fā)出待命/停佇信號時，輸出節(jié)點112跟隨著時鐘/數(shù)據(jù)信號而改變。對于面積非常大的邏輯門的反向驅(qū)動器而言，本發(fā)明的控制電路204和犧牲PMOS 晶體管(即PMOS晶體管P3與P4)可相對較小，因此在某些實施例中，集成電路200不須增加額外的芯片面積，邏輯門群組共用控制電路204和PMOS晶體管P3與P4更可節(jié)省芯片面積。圖3為本發(fā)明的消除負偏溫度不穩(wěn)定性的方法的一流程圖。于步驟302，在待命模式下，借由控制電路(例如與非門104或控制電路204)停止導(dǎo)通邏輯門驅(qū)動器的操作型 PMOS晶體管108。于步驟304，在待命模式下，借由犧牲PMOS晶體管，使輸出節(jié)點112的邏輯電平為邏輯1，其中犧牲PMOS晶體管(例如PMOS晶體管110或PMOS晶體管P4)耦接至輸出節(jié)點112。在某些實施例中，待命信號及/或時鐘信號供應(yīng)至控制電路，例如與非門104或控制電路204。在某些實施例中，在待命模式下，半閂鎖保持電路(例如半閂鎖保持電路210) 使輸出節(jié)點112的邏輯電平為邏輯1。在某些實施例中，控制電路(例如控制電路204)包含犧牲PMOS晶體管(例如PMOS晶體管P3)。雖然本發(fā)明已以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作更動、替代與潤飾。舉例來說，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員可輕易理解此處所述的各種邏輯門，例如與非門和或非門等，可在本發(fā)明的范圍內(nèi)作更動。再者，本發(fā)明的保護范圍并未局限于說明書內(nèi)所述特定實施例中的工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員可從本發(fā)明揭示內(nèi)容中理解現(xiàn)行或未來所發(fā)展出的工藝、機器、制造、物質(zhì)組成、 裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結(jié)果皆可使用于本發(fā)明中。因此，本發(fā)明的保護范圍包括上述工藝、機器、制造、物質(zhì)組成、裝置、 方法及步驟。另外，每一申請專利范圍構(gòu)成個別的實施例，且本發(fā)明的保護范圍也包括各個申請專利范圍及實施例的組合。雖然本發(fā)明已以優(yōu)選實施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種集成電路，用以消除負偏溫度不穩(wěn)定性，包括一邏輯門驅(qū)動器的一操作型PMOS晶體管；一控制電路，用以在一待命模式下，停止導(dǎo)通上述操作型PMOS晶體管；一第一 PMOS晶體管；以及一輸出節(jié)點；其中上述操作型PMOS晶體管耦接至上述輸出節(jié)點，并且在上述待命模式下，上述第一 PMOS晶體管用以使上述輸出節(jié)點的邏輯電平為邏輯1。
2.如權(quán)利要求1所述的集成電路，還包括一NMOS晶體管，耦接至上述操作型PMOS晶體管和上述輸出節(jié)點；其中上述控制電路包括一與非門，上述待命信號和上述時鐘信號耦接至一或非門，并且上述或非門耦接至上述NMOS晶體管的一柵極。
3.如權(quán)利要求1所述的集成電路，其中上述控制電路包括一或非門，上述第一PMOS晶體管的一柵極耦接至一反向器的一輸出端，并且上述第一 PMOS晶體管的一漏極耦接至上述反向器的一輸入端。
4.如權(quán)利要求1所述的集成電路，其中上述控制電路包括一第二PMOS晶體管，耦接至上述操作型PMOS晶體管，用以在上述待命模式下，停止導(dǎo)通上述操作型PMOS晶體管，其中上述第一 PMOS晶體管的一柵極和上述第二 PMOS晶體管的一柵極互為耦接。
5.一種消除負偏溫度不穩(wěn)定性的方法，包括供應(yīng)一待命信號和一時鐘信號至上述控制電路；在一待命模式下，借由一控制電路，停止導(dǎo)通一邏輯門驅(qū)動器的一操作型PMOS晶體管；以及在上述待命模式下，借由一第一 PMOS晶體管，使得一輸出節(jié)點的邏輯電平為邏輯1，其中上述第一 PMOS晶體管耦接至上述輸出節(jié)點。
6.如權(quán)利要求5所述的消除負偏溫度不穩(wěn)定性的方法，其中上述停止導(dǎo)通上述操作型 PMOS晶體管的步驟包括借由一與非門，處理上述待命信號和上述時鐘信號，用以供應(yīng)邏輯1至上述操作型 PMOS晶體管。
7.如權(quán)利要求5所述的消除負偏溫度不穩(wěn)定性的方法，其中上述停止導(dǎo)通上述操作型 PMOS晶體管的步驟包括借由一或非門，處理上述待命信號和上述時鐘信號，用以供應(yīng)邏輯1至上述操作型 PMOS晶體管。
8.如權(quán)利要求5所述的消除負偏溫度不穩(wěn)定性的方法，其中上述停止導(dǎo)通上述操作型 PMOS晶體管的步驟包括導(dǎo)通上述控制電路的一第二 PMOS晶體管，用以供應(yīng)邏輯1至上述操作型PMOS晶體管。
9.一種集成電路，用以消除負偏溫度不穩(wěn)定性，包括一邏輯門驅(qū)動器的一操作型PMOS晶體管；一控制電路，在一待命模式下，用以停止導(dǎo)通上述操作型PMOS晶體管；一第一 PMOS晶體管；一輸出節(jié)點，耦接至上述操作型PMOS晶體管；以及一 NMOS晶體管，耦接至上述操作型PMOS晶體管和上述輸出節(jié)點； 其中一待命信號和一時鐘信號耦接至上述控制電路和一或非門，上述或非門耦接至上述NMOS晶體管的一柵極，并且在上述待命模式下，上述第一 PMOS晶體管用以使上述輸出節(jié)點的邏輯電平為邏輯1。
10.如權(quán)利要求9所述的集成電路，其中上述第一 PMOS晶體管的一柵極耦接至一反向器的一輸出端，并且上述第一 PMOS晶體管的一漏極耦接至上述反向器的一輸入端；以及上述控制電路包括一第二 PMOS晶體管，耦接至上述操作型PMOS晶體管，用以在上述待命模式下，停止導(dǎo)通上述操作型PMOS晶體管。
全文摘要
本發(fā)明提供一種集成電路，用以消除負偏溫度不穩(wěn)定性，包括一邏輯門驅(qū)動器的一操作型PMOS晶體管；一控制電路，用以在一待命模式下，停止導(dǎo)通操作型PMOS晶體管；一第一PMOS晶體管；以及一輸出節(jié)點；其中操作型PMOS晶體管耦接至輸出節(jié)點，并且在待命模式下，第一PMOS晶體管用以使輸出節(jié)點的邏輯電平為邏輯1。本發(fā)明能夠消除負偏溫度不穩(wěn)定性，減少對邏輯門驅(qū)動器的損害。
文檔編號H03K19/20GK102237869SQ201110021189
公開日2011年11月9日 申請日期2011年1月14日 優(yōu)先權(quán)日2010年4月28日
發(fā)明者布蘭恩·謝菲爾德, 林志昌, 薛福隆, 陳建宏, 黃明杰 申請人:臺灣積體電路制造股份有限公司