專利名稱：互鎖電路和包括該互鎖電路的互鎖系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種互鎖電路，并且更具體地涉及一種用于進行先入先出(FIFO)操作的互鎖電路和一種包括該互鎖電路的互鎖系統(tǒng)。
背景技術：
互鎖電路是指如下電路當多個電路中的一個電路進行操作時，即使向所述多個電路中的其它電路施加輸入信號，也防止這些其它電路進行操作。也就是說，互鎖電路是指用于防止電路操作直至滿足特定條件的電路。

發(fā)明內(nèi)容
本發(fā)明提供一種互鎖電路以及一種包括該互鎖電路的互鎖系統(tǒng)，該互鎖電路執(zhí)行先入先出功能，并且如果向多個電路的輸入和來自多個電路的輸出在基本上相同的時間發(fā)生，則偏移所述輸入和輸出以抑制同時發(fā)生的輸入信號。本發(fā)明還提供一種互鎖電路以及一種包括該互鎖電路的互鎖系統(tǒng)，該互鎖電路不考慮暫時峰信號而提供輸出信號，并通過在禁用一個輸出信號之后插入預定空載時間來減小輸出信號誤差。在一些示例實施例中，提供一種包括輸入延遲單元和輸出抑制單元的互鎖電路。 輸入延遲單元延遲多個輸入信號，提供多個延遲輸入信號并通過對多個延遲輸入信號進行邏輯運算來提供多個排他輸入信號。輸出抑制單元基于多個排他輸入信號和多個輸入信號來提供非同時啟用的多個輸出信號。輸入延遲單元可以包括延遲單元，包括分別延遲多個輸入信號并提供多個延遲輸入信號的多個輸入延遲電路；以及排他邏輯運算單元，包括通過對多個延遲輸入信號分別進行排他邏輯運算來提供多個排他輸入信號的多個排他邏輯運算電路。在多個排他邏輯運算電路中包括的第一排他邏輯運算電路可以通過對在多個延遲輸入信號中包括的第一延遲輸入信號和除了第一延遲輸入信號之外的延遲輸入信號的互補信號進行邏輯AND運算來提供在多個排他輸入信號中包括的第一排他輸入信號。多個輸入延遲電路可以包括第一輸入延遲電路，并且第一輸入延遲電路可以包括第一晶體管和第二晶體管、第一電阻器和第二電阻器、以及電容器。第一晶體管可以包括 柵極，接收在多個輸入信號中包括的第一輸入信號；以及第一端子，接收供電電壓。第一電阻器可以連接于第一節(jié)點與第一晶體管的第二端子之間。第二晶體管可以包括柵極，接收第一輸入信號；第一端子，連接到接地電壓；以及第二端子，連接到第一節(jié)點。第二電阻器可以連接于第一節(jié)點與第二節(jié)點之間。電容器可以連接于地電壓與第二節(jié)點之間。例如，
6多個延遲輸入信號可以包括第一延遲輸入信號，并且第一延遲輸入信號可以由第二節(jié)點提供。當?shù)谝惠斎胄盘枏倪壿嫚顟B(tài)“低”向邏輯狀態(tài)“高”轉(zhuǎn)變時，第一延遲輸入信號可以被延遲預定輸入延遲時間，而當?shù)谝惠斎胄盘枏倪壿嫚顟B(tài)“高”向邏輯狀態(tài)“低”轉(zhuǎn)變時，第一延遲輸入信號可以被延遲預定空載時間。預定延遲時間可以包括預定輸入延遲時間和預定空載時間?？梢曰诘谝浑娮杵骱偷诙娮杵鱽泶_定預定輸入延遲時間和預定空載時間。例如，預定空載時間可以比預定輸入延遲時間長。輸出抑制單元可以包括多個輸出抑制電路，每個輸出抑制電路包括設置電路、重置電路和輸出鎖存電路。設置電路可以通過基于在多個排他輸入信號中包括的第一排他輸入信號、在多個延遲輸入信號中包括的第一延遲輸入信號和與在多個輸入信號中包括的第二輸入信號的互補信號對應的第二互補輸入信號進行邏輯AND運算來提供第一設置信號。 重置電路可以通過對第二輸出信號和與第一輸入信號的互補信號對應的第一互補輸入信號進行OR邏輯運算來提供第一重置信號。輸出鎖存電路可以基于第一設置信號和第一重置信號來提供第一輸出信號。輸出鎖存電路可以響應于第一設置信號而啟用第一輸出信號，而響應于第一重置信號而禁用第一輸出信號。在一些示例實施例中，提供一種互鎖電路，該互鎖電路包括延遲單元，接收第一輸入信號和第二輸入信號、將第一輸入信號和第二輸入信號延遲預定延遲時間并提供第一延遲輸入信號和第二延遲輸入信號；排他邏輯運算單元，通過對第一延遲輸入信號和第二延遲輸入信號進行排他邏輯運算來提供第一排他輸入信號和第二排他輸入信號；噪聲去除單元，基于第一重置信號和第二重置信號以及第一延遲輸入信號和第二延遲輸入信號來提供第一噪聲抑制信號和第二噪聲抑制信號；設置單元，基于第一噪聲抑制信號、第一排他輸入信號和第二輸入信號來提供第一設置信號，而基于第二噪聲抑制信號、第二排他輸入信號和第一輸入信號來提供第二設置信號；重置單元，基于第一輸入信號和第二輸出信號來提供第一重置信號，而基于第二輸入信號和第一輸出信號來提供第二重置信號；以及輸出鎖存單元，基于第一設置信號和第一重置信號來提供第一輸出信號，而基于第二設置信號和第二重置信號來提供第二輸出信號。噪聲去除單元可以包括第一噪聲去除鎖存電路，響應于第一延遲輸入信號而啟用第一噪聲抑制信號，而響應于第一重置信號而禁用第一噪聲抑制信號；以及第二噪聲去除鎖存電路，響應于第二延遲輸入信號而啟用第二噪聲抑制信號，而響應于第二重置信號而禁用第二噪聲抑制信號。設置單元可以包括第一設置電路和第二設置電路。第一設置電路可以通過對第一噪聲抑制信號、第一排他輸入信號和與第二輸入信號的互補信號對應的第二互補輸入信號進行邏輯AND運算來提供第一設置信號，而第二設置電路可以通過對第二噪聲抑制信號、第二排他輸入信號和與第一輸入信號的互補信號對應的第一互補輸入信號進行邏輯AND運算來提供第二設置信號。重置單元可以包括第一重置電路和第二重置電路。第一重置電路可以通過對第二輸出信號和與第一輸入信號的互補信號對應的第一互補輸入信號進行OR邏輯運算來提供第一重置信號，而第二重置電路可以通過對第一輸出信號和與第二輸入信號的互補信號對應的第二互補輸入信號進行OR邏輯運算來提供第二重置信號。輸出鎖存單元可以包括第一輸出鎖存電路和第二輸出鎖存電路，并且所述第一輸出鎖存電路和第二輸出鎖存電路中的每個輸出鎖存電路都可以是接收第一設置信號和第二設置信號作為設置信號而接收第一重置信號和第二重置信號作為重置信號的重置/設置鎖存電路。因而，第一輸出鎖存電路可以響應于第一設置信號而啟用第一輸出信號，而響應于第一重置信號而禁用第一輸出信號，而第二輸出鎖存電路可以響應于第二設置信號而啟用第二輸出信號，而響應于第二重置信號而禁用第二輸出信號。第一輸出鎖存電路可以在第一設置信號和第一重置信號均被禁用時維持第一輸出信號的先前狀態(tài)，而第二輸出鎖存電路可以在第二設置信號和第二重置信號均被禁用時維持第二輸出信號的先前狀態(tài)。在一些示例實施例中，提供一種包括互鎖電路和輸出端子的互鎖系統(tǒng)。互鎖電路接收第一輸入信號和第二輸入信號并提供非同時啟用的第一輸出信號和第二輸出信號。輸出端子響應于第一輸出信號和第二輸出信號來提供系統(tǒng)輸出信號?；ユi電路包括輸入延遲單元和輸出抑制單元。輸入延遲單元將第一輸入信號和第二輸入信號延遲預定延遲時間， 提供第一延遲輸入信號和第二延遲輸入信號，并且通過對第一延遲輸入信號和第二延遲輸入信號進行邏輯運算來提供第一排他輸入信號和第二排他輸入信號。輸出抑制單元基于第一排他輸入信號和第二排他輸入信號、第一輸入信號和第二輸入信號以及第一延遲輸入信號和第二延遲輸入信號來啟用第一輸出信號和第二輸出信號，而基于第一輸入信號和第二輸入信號以及第一輸出信號和第二輸出信號來禁用第一輸出信號和第二輸出信號。輸出端子可以包括第一輸出晶體管，包括接收第一輸出信號的柵極和接收高供電電壓的第一端子；以及第二輸出晶體管，包括接收第二輸出信號的柵極、連接到第一輸出晶體管的第二端子的第一端子以及連接到接地電壓的第二端子?？梢酝ㄟ^第一輸出晶體管的第二端子、也就是第二輸出晶體管的第一端子提供系統(tǒng)輸出信號。輸出端子可以包括RS鎖存器和功率輸出單元。RS鎖存器可以響應于第一輸出信號而啟用功率輸入信號，而響應于第二輸出信號而禁用功率輸入信號。功率輸出單元可以響應于功率輸入信號而提供系統(tǒng)輸出信號。例如，功率輸出單元可以包括第一輸出晶體管，包括接收功率輸入信號的柵極和連接到第一高供電電壓的第一端子；以及第二輸出晶體管，包括接收功率輸出信號的柵極、連接到第一輸出晶體管的第二端子的第一端子以及連接到第二高供電電壓的第二端子?？梢詮牡谝惠敵鼍w管的第二端子提供系統(tǒng)輸出信號?；ユi系統(tǒng)還可以包括第一輸入信號生成單元，包括串聯(lián)連接于第一高供電電壓與接地電壓之間的第三電阻器和第三輸出晶體管，并且響應于第一脈沖信號而向在第三電阻器與第三輸出晶體管之間的端子提供第一輸入信號；以及第二輸入信號生成單元，包括串聯(lián)連接于第一高供電電壓與接地電壓之間的第四電阻器和第四輸出晶體管，并且響應于第二脈沖信號而向在第四電阻器與第四輸出晶體管之間的端子提供第二輸入信號。


根據(jù)結(jié)合附圖進行的以下詳細描述能夠更清楚地理解說明性的、非限制性的示例實施例
圖1是示出根據(jù)一些示例實施例的互鎖電路的框圖；圖2是示出圖1的互鎖電路的輸入延遲單元的框圖；圖3是示出根據(jù)一些示例實施例的輸入延遲單元的圖；圖4是示出根據(jù)一些示例實施例的輸入延遲電路的電路圖；圖5是示出根據(jù)一些示例實施例的輸出抑制單元的框圖；圖6是示出根據(jù)一些示例實施例的第一輸出抑制電路的圖；圖7至圖10是用于說明圖1至圖6的互鎖電路的操作的時序圖；圖11是示出根據(jù)一些示例實施例的互鎖電路的圖；圖12是示出根據(jù)一些示例實施例的包括互鎖電路的互鎖系統(tǒng)的圖；圖13是示出根據(jù)一些示例實施例的包括互鎖電路的互鎖系統(tǒng)的圖。
具體實施例方式這里公開了詳細的說明性示例實施例。然而，這里公開的具體結(jié)構(gòu)和功能細節(jié)僅為了描述示例實施例。然而，本發(fā)明可以用許多替代形式來體現(xiàn)而不應當理解為僅限于這里所闡述的示例實施例。因而，盡管示例實施例能夠有各種修改和替代形式，但是在附圖中通過示例的方式示出并在這里詳細描述其實施例。然而，應當理解并非意圖使示例實施例限于所公開的特定形式，而是恰好相反，示例實施例將覆蓋落入本發(fā)明的范圍內(nèi)的所有修改、等同和替代方案。能夠理解，雖然術語第一、第二等可以在這里用來描述各種元件，但是這些元件不應當受這些術語限制。這些術語僅用來區(qū)分一個元件與另一元件。例如，第一元件可以稱為第二元件，類似地，第二元件可以稱為第一元件，而不脫離示例實施例的范圍。能夠理解，當元件或?qū)臃Q為“形成于另一元件或?qū)由稀睍r，其可以直接或間接地形成于另一元件或?qū)由稀Ｒ簿褪钦f，例如可以存在中間元件或?qū)?。相反地，當元件或?qū)臃Q為 “直接地形成于另一元件上”時，不存在中間元件或?qū)印斠灶愃品绞浇忉層脕砻枋鲈?br> 或?qū)又g關系的其它詞語(例如，“在......之間”與“直接地在......之間”、“相鄰”與
“直接地相鄰”等)。這里使用的術語僅為了描述特定實施例而并非意圖限制示例實施例。如這里所用，單數(shù)形式“一個/ 一種”、“該/所述”等意圖也包括復數(shù)形式，除非上下文另有清楚地表示。還能夠理解，措詞“包括”在這里使用時指定存在所聲明的特征、整體、步驟、操作、元件和/或部件，但是并不排除存在或添加一個或更多個其他特征、整體、步驟、操作、元件、部件和/或其組合。除非另有限定，這里使用的所有術語(包括技術術語和科學術語)具有與本發(fā)明所屬技術領域中的普通技術人員普遍理解的含義相同的含義。還能夠理解，諸如在常用詞典中定義的術語那樣的術語應當理解為具有與它們在相關領域的背景下的含義一致的含義而不能以理想化或者過于形式化的觀念來解釋，除非這里明確地如此限定?，F(xiàn)在將參考其中示出本發(fā)明的示例性實施例的附圖更完全地描述本發(fā)明。在附圖中，相同的元件由相同的標號表示并且不會給出其重復說明。圖1是示出根據(jù)一些示例實施例的互鎖電路10的框圖。
參照圖1，互鎖電路10可以包括輸入延遲單元100和輸出抑制單元200。輸入延遲單元100接收包括多個輸入信號的輸入信號IN，延遲該輸入信號IN并通過對延遲的輸入信號進行邏輯運算來提供包括多個排他輸入信號的排他輸入信號XIN。延遲的輸入信號可以對應于多個延遲輸入信號。例如，當通過對在多個延遲輸入信號中包括的第一延遲輸入信號和第二延遲輸入信號進行邏輯運算來提供第一排他輸入信號和第二排他輸入信號時，可以通過對第一延遲輸入信號和第二延遲輸入信號的互補信號進行邏輯 AND運算來提供第一排他輸入信號，并且可以通過對第二延遲輸入信號和第一延遲輸入信號的互補信號進行邏輯AND運算來提供第二排他輸入信號。輸出抑制單元200基于排他輸入信號XIN、輸入信號IN和包括多個延遲輸入信號的延遲輸入信號DIN來提供包括多個輸出信號的輸出信號OUT。在互鎖電路10中，在同一時間點的多個輸出信號之中只有一個輸出信號可以被啟用并且可以對應于邏輯狀態(tài)“高”。 也就是說，為了防止同時啟用多個輸出信號，互鎖電路10可以通過對排他輸入信號XIN、輸入信號IN和延遲輸入信號DIN進行邏輯運算來抑制同時啟用多個輸出信號。例如，可以用先入先出(FIFO)方式從多個輸出信號之中選擇待啟用的一個輸出信號。因而，如果有先啟用的輸出信號，則即使提供啟用其它輸出信號的條件，其它輸出信號也維持于禁用狀態(tài)直至先啟用的輸出信號被禁用。下文將描述抑制輸出信號OUT的操作。圖2是示出根據(jù)一些示例實施例的圖1的互鎖電路10的輸入延遲單元100的框圖。參照圖2，輸入延遲單元100可以包括延遲單元110，包括多個輸入延遲電路；以及排他邏輯運算單元120，包括多個排他邏輯運算電路。延遲單元110接收可以稱為第一至第η輸入信號mi、IN2、...和INn的多個輸入信號，將多個輸入信號mi、IN2、...和INn延遲預定時間，并提供可以稱為第一至第η延遲輸入信號Dim、DIN2、...和DINn的多個延遲輸入信號。例如，在多個輸入延遲電路中包括的第一輸入延遲電路可以接收第一輸入信號IN1，將第一輸入信號mi延遲預定時間，并提供第一延遲輸入信號Dim。例如，通過延遲多個輸入信號IN1、IN2、...和INn來獲得多個延遲輸入信號Dim、 DIN2、...和DINn所依據(jù)的預定延遲時間可以根據(jù)多個輸入信號mi、IN2、...和INn的轉(zhuǎn)變狀態(tài)而變化。例如，在第一輸入信號mi從邏輯狀態(tài)“低”向邏輯狀態(tài)“高”轉(zhuǎn)變的上升沿上，第一延遲輸入信號Dim可以對應于通過將第一輸入信號mi延遲預定輸入延遲時間而獲得的信號。相反地，在第一輸入信號mi從邏輯狀態(tài)“高”向邏輯狀態(tài)“低”轉(zhuǎn)變的下降沿上，第一延遲輸入信號Dim可以對應于通過將第一輸入信號mi延遲預定空載時間而獲得的信號。預定輸入延遲時間和預定空載時間可以互不相同。例如，預定輸入延遲時間可以比預定空載時間短。預定輸入延遲時間和預定空載時間可以根據(jù)每個輸入延遲電路的配置而變化。排他邏輯運算單元120接收多個延遲輸入信號DIN1、DIN2、...和DINn，并通過分別進行排他邏輯運算來提供可以稱為第一至第η排他輸入信號ΧΙΝ1、ΧΙΝ2、...和XINn的多個排他輸入信號。可以將多個延遲輸入信號Dim、DIN2、...和DINn施加到相應的排他邏輯運算電路以提供多個相應的排他輸入信號XIN1、XIN2、...和XINn。例如，在多個排他邏輯運算電路中包括的第一排他邏輯運算電路接收第一延遲輸入信號DIN1，并對除了第一延遲輸入信號Dim之外的延遲輸入信號DIN2、...和DINn進行排他邏輯運算。這里， 排他邏輯運算是指對相應的延遲輸入信號和除了相應的延遲輸入信號之外的延遲輸入信號的互補信號進行的邏輯AND運算。通過對第一延遲輸入信號Dim和其它延遲輸入信號 DIN2、...和DINn的互補信號進行邏輯AND運算來提供第一排他輸入信號Xim。因而，當啟用第一延遲輸入信號Dim而禁用其它延遲輸入信號DIN2、...和DINn時，啟用第一排他輸入信號xmi。圖3是示出根據(jù)一些示例實施例的輸入延遲單元IOOa的圖。參照圖3，輸入延遲單元IOOa可以包括延遲單元IlOa和排他邏輯運算單元120a。 延遲單元IlOa和排他邏輯運算單元120a分別為圖2中所示的延遲單元110和排他邏輯運算單元120的示例。延遲單元IlOa可以包括第一輸入延遲電路111和第二輸入延遲電路113，排他邏輯運算單元120a可以包括第一排他邏輯運算單元121和第二排他邏輯運算單元123。第一輸入延遲電路111接收第一輸入信號mi，將第一輸入信號mi延遲預定延遲時間，并提供第一延遲輸入信號Dim。第二輸入延遲電路113接收第二輸入信號IN2，將第二輸入信號IN2延遲預定延遲時間，并提供第二延遲輸入信號DIN2。例如，預定延遲時間可以包括預定輸入延遲時間和預定空載時間。因而，在第一輸入信號mi和第二輸入信號 IN2從邏輯狀態(tài)“低”向邏輯狀態(tài)“高”轉(zhuǎn)變的上升沿上，第一延遲輸入信號Dim和第二延遲輸入信號DIN2可以是通過將第一輸入信號mi和第二輸入信號IN2延遲預定輸入延遲時間而獲得的信號，而在第一輸入信號mi和第二輸入信號IN2從邏輯狀態(tài)“高”向邏輯狀態(tài)“低”轉(zhuǎn)變的下降沿上，第一延遲輸入信號Dim和第二延遲輸入信號DIN2可以是通過將第一輸入信號mi和第二輸入信號IN2延遲預定空載時間而獲得的信號。第一排他邏輯運算電路121可以包括第一 AND門1211和第一反相器1213。第一反相器1213將第二延遲輸入信號DIN2反相，并向第一 AND門1211提供與第二延遲輸入信號DIN2的互補信號對應的第二互補延遲輸入信號/DIN2。第一 AND門1211通過對第一延遲輸入信號Dim和第二互補延遲輸入信號/DIN2進行邏輯AND運算來提供第一排他輸入信號XINl0第二排他邏輯運算電路123可以包括第二 AND門1231和第二反相器1233。第二反相器1233將第一延遲輸入信號Dim反相，并向第二 AND門1231提供與第一延遲輸入信號Dim的互補信號對應的第一互補延遲輸入信號/DINl。第二 AND門1231通過對第二延遲輸入信號DIN2和第一互補延遲輸入信號/Dim進行邏輯AND運算來提供第二排他輸入信號XIN2。如參照圖2所述，在第一輸入信號mi和第二輸入信號IN2的下降沿上，第一延遲輸入信號Dim和第二延遲輸入信號DIN2可以被延遲預定空載時間，然后被提供。根據(jù)在第一輸入延遲電路111和第二輸入延遲電路113中確定的預定空載時間，第一排他輸入信號 XINl和第二排他輸入信號XIN2響應于第一延遲輸入信號Dim和第二延遲輸入信號DIN2 的下降沿而轉(zhuǎn)變。預定空載時間可以根據(jù)每個輸入延遲電路的配置而變化。圖4是示出根據(jù)一些示例實施例的輸入延遲電路Illa的電路圖。輸入延遲電路Illa為圖3的第一輸入延遲電路111的示例。在互鎖電路10中，
11多個輸入延遲電路中的每個輸入延遲電路可以具有與圖4中所示基本上相同的配置。參照圖4，輸入延遲電路Illa可以包括第一晶體管TR1、第二晶體管TR2、第一電阻器Rl、第二電阻器R2和電容器Cl。第一晶體管TRl可以包括柵極，接收第一輸入信號mi ；第一端子，接收供電電壓 VDD的電壓；以及第二端子，連接到第一電阻器R1。例如，第一晶體管TRl可以是P型金屬氧化物半導體(PM0Q晶體管，第一端子可以是源極端子，而第二端子可以是漏極端子。第二晶體管TR2可以包括柵極，接收第一輸入信號mi ；第一端子，連接到接地電壓GND ；以及第二端子，連接到第一節(jié)點NDl。例如，第二晶體管TR2可以是N型MOS (NMOS) 晶體管，第一端子可以是源極端子，而第二端子可以是漏極端子。第一電阻器Rl可以連接到第一節(jié)點NDl和第一晶體管TRl的第二端子，而第二電阻器R2可以連接于第一節(jié)點NDl與第二節(jié)點ND2之間。電容器Cl可以連接到第二節(jié)點ND2和第二晶體管TR2的第一端子?？梢愿鶕?jù)第一輸入信號mi來使第一晶體管TRl和第二晶體管TR2互補地導通或截止。雖然希望向第二節(jié)點ND2提供與第一輸入信號mi基本上相同的信號，但是可以基于第一電阻器Rl和第二電阻器R2將第一輸入信號mi延遲預定延遲時間并向第二節(jié)點ND2 提供延遲的輸入信號。例如，當?shù)谝惠斎胄盘杕i對應于邏輯狀態(tài)“高”時，第二晶體管TR2導通而第一晶體管TRl截止，因此第二節(jié)點ND2的電壓可以對應于接地電壓GND的電壓。另外，當?shù)谝惠斎胄盘杕i對應于邏輯狀態(tài)“低”時，第二晶體管TR2截止而第一晶體管TRl導通，因此第二節(jié)點ND2的電壓可以對應于供電電壓VDD的電壓。然而，當將第一輸入信號mi延遲預定延遲時間時可以改變與向第二節(jié)點ND2提供的電壓對應的信號。例如，第三反相器 1111可以電連接到第二節(jié)點ND2。如上所述，當?shù)谝痪w管TRl為PMOS晶體管而第二晶體管TR2為NMOS晶體管時，由于與第二節(jié)點ND2的電壓對應的輸出信號可以對應于第一輸入信號mi的互補信號，所以第三反相器1111可以將第二節(jié)點ND2的電壓反相并提供第一延遲輸入信號Dim?？梢匀绲仁?中所示來計算輸入延遲電路Illa的預定輸入延遲時間和預定空載時間。等式1其中tdead tiffle為預定空載時間，而tinput filter tiffle為預定輸入延遲時間。預定輸入延遲時間可以稱為預定輸入濾波器時間。可以基于第一電阻器Rl和第二電阻器R2來確定預定輸入延遲時間和預定空載時間。例如，由于為多個輸入延遲電路設置的預定輸入延遲時間和預定空載時間可以基本上相同，所以輸入延遲電路的配置可以基本上相同。例如，第一電阻器Rl的值可以大于第二電阻器R2的值。另外，預定空載時間可以不同于預定輸入延遲時間，圖4的輸入延遲電路Illa可以是不對稱的輸入延遲電路。圖5是示出根據(jù)一些示例實施例的輸出抑制單元200a的框圖。
圖5的輸出抑制單元200a為圖1的互鎖電路10的輸出抑制單元200的示例，但是示例實施例不限于此。也就是說，雖然在圖5中輸出抑制電路200a包括第一輸出抑制電路210和第二輸出抑制電路220，但是本實施例不限于此，并且輸出抑制單元200可以包括多個輸出抑制電路。第一輸出抑制電路210可以包括第一設置電路211、第一重置電路213和第一輸出鎖存電路215。第一設置電路211通過對第一排他輸入信號Xim、第一延遲輸入信號Dim和第二互補輸入信號/IN2進行邏輯AND運算來提供第一設置信號SETl。第一重置電路213通過對第一互補輸入信號/mi和第二輸出信號0UT2進行邏輯 OR運算來提供第一重置信號RSTl。第一輸出鎖存電路215可以響應于第一設置信號SETl來啟用第一輸出信號OUTl 并響應于第一重置信號RSTl來禁用第一輸出信號0UT1。例如，第一輸出鎖存電路215可以是重置/設置(舊)鎖存電路。RS鎖存電路包括兩個NOR門，每個NOR門接收第一設置信號 SETl和第一重置信號RST1。另外，可以提供一個NOR門的輸出信號作為另一 NOR門的輸入信號。 第二輸出抑制電路220可以包括第二設置電路221、第二重置電路223和第二輸出鎖存電路225。第二設置電路221通過對第二排他輸入信號XIN2、第二延遲輸入信號DIN2和第一互補輸入信號/ml進行邏輯OR運算來提供第二設置信號SET2。第二重置電路223通過對第一輸出信號OUTl和第二互補輸入信號/IN2進行邏輯 OR運算來提供第二重置信號RST2。第二輸出鎖存電路225響應于第二設置信號SET2來啟用第二輸出信號0UT2而響應于第二重置信號RST2來禁用第二輸出信號0UT2。圖6是示出根據(jù)本發(fā)明實施例的第一輸出抑制電路210a的圖。圖6的第一輸出抑制電路210a為圖5的第一輸出抑制電路210的示例，但是本實施例不限于此。參照圖6，第一輸出抑制電路210a可以包括第一設置電路211a、第一重置電路 213a和第一輸出鎖存電路21^1。第一設置電路211a可以包括基于第一排他輸入信號XIN1、第一延遲輸入信號 DINl和第二互補輸入信號/IN2來提供第一設置信號SETl的第三AND門2111。如果第一排他輸入信號XIN1、第一延遲輸入信號Dim和第二互補輸入信號/IN2都對應于邏輯狀態(tài) “高”，則第一設置信號SETl被啟用并對應于邏輯狀態(tài)“高”。也就是說，如果在禁用第二延遲輸入信號DIN2的狀態(tài)中啟用通過將第一輸入信號mi延遲預定輸入延遲時間而獲得的第一延遲輸入信號Dim而未啟用第二輸入信號IN2，則第一設置電路211a啟用第一設置信號SETi以啟用第一輸出信號0UT1。另外，由于響應于通過將第一輸入信號mi延遲預定空載時間而獲得的第二延遲輸入信號DIN2的下降沿基于第一排他輸入信號Xim來提供第一設置信號SET1，所以在預定空載時間流逝之后啟用第一輸出信號0UT1，由此最小化輸出信號之間的干擾。第一重置電路213a可以包括基于第一互補輸入信號/1附和第二輸出信號0UT2 來提供第一重置信號RSTl的第一 OR門2131。如果第一互補輸入信號/1附和第二輸出信號0UT2中的任一個對應于邏輯狀態(tài)“高”，則第一重置信號RSTl被啟用并對應于邏輯狀態(tài) “高”。也就是說，如果啟用第二輸出信號0UT2，則第一重置電路213a初始化第一輸出鎖存電路21 并禁用第一輸出信號OUTl以防止同時啟用第一輸出信號OUTl和第二輸出信號 0UT2。如果禁用第一輸入信號IN1，則第一重置電路213a可以禁用第一輸出信號0UT1。第一輸出鎖存電路21 可以包括第一 NOR門2151和第二 NOR門2153。第一 NOR 門2151通過對第一設置信號SETl和第一輸出信號OUTl進行邏輯NOR運算來提供與第一輸出信號OUTl的互補信號對應的第一互補輸出信號/OUTl。第二 NOR門2153通過對第一重置信號RSTl和第一互補輸出信號/OUTl進行邏輯NOR運算來輸出第一輸出信號0UT1。 第一輸出鎖存電路21 可以包括RS鎖存電路。如果第一設置信號SETl被啟用并對應于邏輯狀態(tài)“高”，則啟用第一輸出信號0UT1。如果第一重置信號RSTl被啟用并對應于邏輯狀態(tài)“高”，則初始化并禁用第一輸出信號OUTl。在RS鎖存電路中，R表示重置而S表示設置。如果啟用重置信號，則初始化并禁用輸出信號，而如果啟用設置信號，則設置并啟用輸出信號。一般而言，重置信號和設置信號可以具有互補關系。然而，當重置信號和設置信號都被禁用時，將輸出信號維持于先前狀態(tài)。另外，可以根據(jù)在RS鎖存電路中包括的邏輯元件的類型來防止重置信號和設置信號都被啟用或者所有輸出信號都被禁用。圖7至圖10是用于說明參考圖1至圖6描述的互鎖電路10的操作的時序圖。圖 7至圖10示出第一輸入信號IN1、第二輸入信號IN2、第一延遲輸入信號DIN1、第二延遲輸入信號DIN2、第一排他輸入信號Xim、第二排他輸入信號XIN2、第一設置信號SET1、第二設置信號SET2、第一輸出信號OUTl、第二輸出信號0UT2、第一重置信號RSTl和第二重置信號 RST2的電壓電平。每個信號的電壓電平可以對應于邏輯狀態(tài)“高”或邏輯狀態(tài)“低”。例如， 如果啟用特定信號，則該特定信號可以對應于邏輯狀態(tài)“高”。然而，本實施例不限于此，該特定信號還可以對應于邏輯狀態(tài)“低”。以下說明會基于如果啟用特定信號則該特定信號對應于邏輯狀態(tài)“高”這一假設進行。圖7是用于說明當在預定輸入延遲時間內(nèi)啟用多個輸入信號時互鎖電路10的操作的時序圖。參照圖7，在時間tl，啟用第一輸入信號mi而禁用第一重置信號RST1。在時間t2，啟用第二輸入信號IN2而禁用第二重置信號RST2。由于在從時間tl 起的預定輸入延遲時間流逝之前的時間t2啟用第二輸入信號IN2，所以第二輸入信號IN2 先于啟用第一延遲輸入信號Dim的時間。因而，難以確定啟用第一輸入信號mi的時間與啟用第二輸入信號IN2的時間之間哪個時間更早或更晚。在從禁用第一輸入信號mi的時間t5起的預定輸入延遲時間內(nèi)的時間t6禁用第二輸入信號IN2。第一輸入信號mi和第二輸入信號IN2在預定輸入延遲時間內(nèi)被啟用和禁用，因此可以是相位基本上相同的信號。如果多個輸入信號如上所述具有基本上相同的相位，則所述多個輸入信號稱為同相信號。由于多個輸出信號因為互鎖電路10的特性而不可以被同時啟用，所以應當忽略所有這樣的同相信號。圖7的互鎖電路可以取消同相信號而不使用附加元件。在時間t3，由于輸入延遲電路111而將第一輸入信號mi延遲預定輸入延遲時間， 并且啟用第一延遲輸入信號Dim。圖7中的預定輸入延遲時間可以對應于通過將時間t3 減去時間tl而獲得的時間(t3-tl)。在時間t3啟用通過將第一輸入信號mi延遲預定輸入延遲時間而獲得的第一延遲輸入信號Dim，并且第一排他邏輯運算電路121通過對第一延遲輸入信號Dim和通過將第二輸入信號IN2延遲預定輸入延遲時間而獲得的第二延遲輸入信號DIN2進行邏輯AND 運算來提供第一排他輸入信號xmi。雖然希望在從時間t3到時間t4的時段中啟用第一排他輸入信號xmi，但是第一排他輸入信號xmi在從時間t3到時間t4的時段期間未達到與邏輯狀態(tài)“高”對應的電壓電平，由此無法被啟用而維持于禁用狀態(tài)。由于第一排他輸入信號xmi維持于禁用狀態(tài)，所以禁用第一設置信號SETi而未啟用第一輸出信號0UT1。在時間t5禁用第一輸入信號mi并且在從時間t5起的預定輸入延遲時間內(nèi)的時間t6禁用第二輸入信號IN2。在從禁用第一輸入信號mi的時間t5起的預定空載時間流逝之后的時間t7禁用第一延遲輸入信號Dim，并且在從禁用第二輸入信號IN2的時間t6起的預定空載時間流逝之后的時間偽禁用第二延遲輸入信號DIN2。第二排他邏輯運算電路123通過對第二延遲輸入信號DIN2和第一延遲輸入信號Dim的互補信號進行邏輯AND運算來提供第二排他輸入信號XIN2。類似于第一排他輸入信號XIN1，第二排他輸入信號XIN2在從時間t7到時間 t8的時段期間未達到邏輯狀態(tài)“高”，由此維持于禁用狀態(tài)。因而，禁用第二設置信號SET2 并且禁用第二輸出信號0UT2?？傊斣陬A定輸入延遲時間內(nèi)啟用或者禁用第一輸入信號mi和第二輸入信號 IN2時，即使啟用第一輸入信號mi和第二輸入信號IN2，第一輸出信號OUTl和第二輸出信號0UT2也未被啟用而維持于禁用狀態(tài)。互鎖電路10可以針對多個輸入信號以與上述方式基本上相同的方式操作。在用于進行FIFO操作使得響應于第一啟用輸入信號而啟用輸出信號的互鎖電路中，由于難以確定在預定輸入延遲時間內(nèi)啟用的多個輸入信號之間的哪個輸入信號更早或更晚，所以忽略所述多個輸入信號并禁用輸出信號。圖8是用于說明用于在暫時啟用輸入信號時不啟用輸出信號的互鎖電路10的操作的時序圖。參照圖8，在時間t3啟用并在從時間t3到時間t5的時段期間暫時啟用第二輸入信號IN2。例如，可能由于信號干擾如電磁干擾(EMI)而暫時啟用第二輸入信號IN2。在時間ti，啟用第一輸入信號mi而禁用第一重置信號RST1。在從時間ti起的預定輸入時間流逝之后的時間t2啟用第一延遲輸入信號Dim。基于第一延遲輸入信號 DINl和第二延遲輸入信號DIN2在時間t2啟用第一排他輸入信號Xim，并啟用第一設置信號SETl和第一輸出信號0UT1。響應于第二輸入信號IN2而啟用第二重置信號RST2。在時間t3，啟用第二輸入信號IN2而禁用第一設置信號SET1。然而，雖然禁用第一設置信號SET1，但是基于向第一重置電路213施加的第二輸出信號0UT2和第一輸入信號 INl而將第一重置信號RSTl維持于禁用狀態(tài)。因而，第一輸出鎖存電路215可以提供啟用的第一輸出信號OUTl。在時間t4啟用通過將在時間t3啟用的第二輸入信號IN2延遲預定輸入延遲時間而獲得的第二延遲輸入信號DIN2。響應于啟用的第二延遲輸入信號DIN2而禁用第一排他輸入信號xmi。然而，由于基于維持于啟用狀態(tài)的第一輸入信號mi將第二排他輸入信號 XIN2維持于禁用狀態(tài)，所以禁用第二設置信號SET2和第二輸出信號0UT2。另外，由于啟用第一輸出信號0UT1，所以第二重置信號RST2維持于禁用狀態(tài)。因而，第一輸出信號OUTl和第二輸出信號0UT2不受啟用的第二輸入信號IN2影響。
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雖然在時間t5禁用第二輸入信號IN2，但是由于在預定空載時間之后才禁用第二延遲輸入信號DIN2，所以第二延遲輸入信號DIN2維持于啟用狀態(tài)。從時間t5到時間t6的時段可以對應于預定空載時間。例如，可以在輸入信號從邏輯狀態(tài)“高”向邏輯狀態(tài)“低”轉(zhuǎn)變時示出(也就是可以在下降沿上示出)預定空載時間。 禁用第二延遲輸入信號DIN2，因此可以啟用第一排他輸入信號Xim并且可以啟用第一設置信號SET1。由于第一輸出信號OUTl處于啟用狀態(tài)，所以第一輸出信號OUTl不受啟用的第一設置信號SETl影響。在預定空載時間流逝之后的時間t6，啟用第一排他輸入信號XIN1，并根據(jù)啟用的第一排他輸入信號xmi來啟用第一設置信號SETI。在時間t7，禁用第一輸入信號IN1，并且第一延遲輸入信號Dim維持于啟用狀態(tài)， 因為在從禁用第一輸入信號mi的時間t7起的預定空載時間流逝之后的時間禁用第一延遲輸入信號Dim。響應于啟用的第一輸入信號mi而啟用第一重置信號RSTI。由于第一設置信號SETl仍然處于啟用狀態(tài)，所以禁用第一輸出信號0UT1。在從時間t7起的預定空載時間流逝之后的時間t9，禁用第一延遲輸入信號Dim， 并響應于禁用的第一延遲輸入信號Dim而禁用第一排他輸入信號xmi。時間偽是在從時間t7起的當前輸入延遲時間流逝之后的時間。響應于第一延遲輸入信號Dim而禁用第一設置信號SETl。總之，如果已經(jīng)啟用第一輸入信號IN1，則可以將第一輸出信號OUTl和第二輸出信號0UT2維持于先前狀態(tài)而不受啟用的第二輸入信號IN2影響。因而，互鎖電路10可以進行可靠操作而不受輸入的暫時改變影響。圖9是用于說明用于通過插入預定空載時間來減少輸出誤差的互鎖電路10的操作的時序圖，所述輸出誤差可能在輸出信號同時轉(zhuǎn)變時出現(xiàn)。參照圖9，在時間tl，啟用第一輸入信號IN1，并響應于啟用的第一輸入信號mi而禁用第一重置信號RSTl。在啟用第一輸入信號mi并且當前輸入延遲時間流逝之后的時間t2，啟用第一延遲輸入信號Dim。在時間t2，由于第二輸入信號IN2處于禁用狀態(tài)，所以啟用第一排他輸入信號XIN1，啟用第一設置信號SETl并啟用第一輸出信號0UT1。在時間t3，啟用第二輸入信號IN2并禁用第一設置信號SET1。在從時間t3起的預定輸入延遲時間流逝之后的時間t4，啟用第二延遲輸入信號 DIN2而禁用第一排他輸入信號xmi。然而，由于啟用第一輸入信號IN1，所以第一延遲輸入信號Dim維持于啟用狀態(tài)，并因此第二排他輸入信號XIN2維持于禁用狀態(tài)。雖然禁用第一設置信號SET1，但是由于第一輸出信號OUTl處于啟用狀態(tài)，所以第二重置信號RST2維持于啟用狀態(tài)且禁用第二輸出信號0UT2。由于第一輸入信號mi維持于啟用狀態(tài)，所以禁用第一重置信號RST1。結(jié)果是由于禁用向第一輸出鎖存電路215輸入的第一設置信號SETl 和第一重置信號RST1，所以第一輸出信號OUTl維持于先前狀態(tài)。在時間t5，禁用第一輸入信號IN1，啟用第一重置信號RST1，禁用第一輸出信號 OUTl并且禁用第二重置信號RST2。在從禁用第一輸入信號mi的時間t5起的預定空載時間流逝之后的時間t6，禁用第一延遲輸入信號Dim而啟用第二排他輸入信號XIN2。響應于第二排他輸入信號XIN2而啟用第二設置信號SET2，并且啟用第二輸出信號0UT2。因而，存在與在禁用第一輸出信號 OUTl的時間t5和啟用第二輸出信號0UT2的時間t6之間的預定空載時間對應的時間差?？傊?，雖然互鎖電路10響應于第一輸入信號和第二輸入信號之中的第一啟用輸入信號而啟用輸出信號，但是互鎖電路10可以通過在從禁用一個輸出信號的時間到啟用另一輸出信號的時間的時段中插入預定空載時間來防止可能在同時啟用輸出信號時出現(xiàn)的故障。圖10是用于說明當同時互補地啟用和禁用多個輸入信號時互鎖電路10的操作的時序圖。參照圖10，在時間tl，啟用第一輸入信號IN1，并且響應于啟用的第一輸入信號而禁用第一重置信號RSTl。在從時間tl起的預定輸入延遲時間流逝之后的時間t2，啟用第一延遲輸入信號 DINi并且啟用第一排他輸入信號xmi。基于啟用的第一排他輸入信號xmi和第一延遲輸入信號Dim來啟用第一設置信號SET1。響應于第一設置信號SETl而啟用第一輸出信號 0UT1。在時間t3，禁用第一輸入信號mi而啟用第二輸入信號IN2。也就是說，在時間 t3，第一輸入信號mi和第二輸入信號IN2轉(zhuǎn)變成具有可以在輸出信號上反映出的互補值。 然而，如果第一輸出信號OUTi和第二輸出信號0UT2以與第一輸入信號mi和第二輸入信號IN2相同的方式改變，則當在通過響應于每個輸出信號而接收高電壓來操作的系統(tǒng)中包括互鎖電路10時可能生成其中同時啟用輸出信號的重疊部分，由此降低系統(tǒng)的性能。在時間t3，響應于啟用的第二輸入信號IN2而禁用第一設置信號SET1。另外，禁用第一輸入信號ml，啟用第一重置信號RSTI，并禁用第一輸出信號OUTi?；诮玫牡谝惠敵鲂盘朞UTl和啟用的第二輸入信號IN2來禁用第二重置信號RST2。在從時間t3起的預定輸入延遲時間流逝之后的時間t4，啟用第二延遲輸入信號 DIN2，并響應于啟用的第二延遲輸入信號DIN2而禁用第一排他輸入信號Xim。在時間t5，響應于在時間t3禁用的第一輸入信號mi而在預定空載時間之后禁用第一延遲輸入信號Dim，并且啟用第二排他輸入信號XIN2。響應于啟用的第二排他輸入信號XIN2而啟用第二設置信號SET2，并且啟用第二輸出信號0UT2。因而，在從禁用第一輸出信號OUTl的時間t3起的預定空載時間流逝之后的時間t5啟用第二輸出信號0UT2。因而，如果在基本上相同的時間t3啟用和禁用第一輸入信號mi和第二輸入信號IN2并因此在基本上相同的時間啟用和禁用第一輸出信號OUTl和第二輸出信號0UT2，則在相同時間啟用第一輸出信號OUTl和第二輸出信號0UT2，因此可能由于驟然流過電路的高電壓而出現(xiàn)電路損壞或者故障。圖10的互鎖電路可以通過在輸出信號之間插入預定空載時間來最小化高電壓電路的故障。圖11是示出根據(jù)本發(fā)明另一實施例的互鎖電路IOa的圖。參照圖11，互鎖電路IOa可以包括延遲單元110b、排他邏輯運算單元120b、噪聲去除單元150、設置單元230、重置單元240和輸出鎖存單元250。當與參考圖1至圖6描述的互鎖電路10比較時，圖11的互鎖電路IOa還可以包括噪聲去除單元150。延遲單元IlOb包括第一輸入延遲電路Illa和第二輸入延遲電路113a，并且接收第一輸入信號mi和第二輸入信號IN2、將第一輸入信號mi和第二輸入信號IN2延遲預定延遲時間、并提供第一延遲輸入信號Dim和第二延遲輸入信號DIN2。排他邏輯運算單元120b包括第一邏輯運算電路121a和第二邏輯運算電路123a， 并且通過對第一延遲輸入信號Dim和第二延遲輸入信號DIN2進行排他邏輯運算來提供第一排他輸入信號Xmi和第二排他輸入信號XIN2。第一邏輯運算電路121a通過對第一延遲輸入信號Dim和作為第二延遲輸入信號DIN2的互補信號的第二互補延遲輸入信號/ DIN2進行邏輯AND運算來提供第一排他輸入信號Xim。第二邏輯運算電路123a通過對第二延遲輸入信號DIN2和作為第一延遲輸入信號Dim的互補信號的第一互補延遲輸入信號 /DINl進行邏輯AND運算來提供第二排他輸入信號XIN2。圖11的延遲單元IlOb和排他邏輯運算單元120b的配置可以與圖1至圖4的配
置基本上相同。噪聲去除單元150可以包括第一噪聲去除鎖存單元151和第二噪聲去除鎖存電路 153。第一噪聲去除鎖存電路151和第二噪聲去除鎖存電路153可以具有與RS鎖存電路的配置基本上相同的配置，并且第一延遲輸入信號Dim和第二延遲輸入信號DIN2以及第一重置信號RSTl和第二重置信號RST2可以對應于重置信號。第一噪聲去除鎖存電路151提供響應于第一延遲輸入信號Dim而啟用的第一噪聲抑制信號NDINl，并且提供響應于第一重置信號RSTl而禁用的第一噪聲抑制信號NDINl。同樣地，第二噪聲去除鎖存電路153提供響應于第二延遲輸入信號DIN2而啟用的第二噪聲抑制信號NDIN2，并且提供響應于第二重置信號RST2而禁用的第二噪聲抑制信號 NDIN2。設置單元230可以包括第一設置電路231和第二設置電路233。第一設置電路231 可以是通過對第一噪聲抑制信號NDIN1、第一排他輸入信號Xim和第二互補輸入信號/IN2 進行邏輯AND運算來提供第一設置信號SETl的AND門。第二設置電路233可以是通過對第二噪聲抑制信號NDIN2、第二排他輸入信號XIN2和第一互補輸入信號/mi進行邏輯AND 運算來提供第二設置信號SET2的AND門。除了提供第一噪聲抑制信號NDim和第二噪聲抑制信號NDIN2而不是第一延遲輸入信號Dim和第二延遲輸入信號DIN2之外，在設置單元230中包括的第一設置電路231 和第二設置電路233的配置與圖5和圖6中所示的第一設置電路211和第二設置電路213 的配置基本上相同。一般而言，第一噪聲抑制信號NDim和第二噪聲抑制信號NDIN2可以具有與第一延遲輸入信號Dim和第二延遲輸入信號DIN2類似的波形。然而，由于可以響應于第一重置信號RSTl和第二重置信號RST2而初始化第一噪聲抑制信號NDim和第二噪聲抑制信號 NDIN2，所以第一噪聲抑制信號NDim和第二噪聲抑制信號NDIN2可以更穩(wěn)健地響應于輸入信號mi和IN2的驟變，從而可以實現(xiàn)噪聲魯棒性。由于重置單元240和輸出鎖存單元250的配置和操作與圖6所示的配置和操作基本上相同，所以將省略其詳細描述。圖12是示出根據(jù)本發(fā)明實施例的包括互鎖電路10的互鎖系統(tǒng)1200的圖。參照圖12，互鎖系統(tǒng)1200可以包括互鎖電路10和輸出端子1210。互鎖電路10的示例可以包括參考圖1至圖11描述的互鎖電路?；ユi電路10接收第一輸入信號ml和第二輸入信號IN2，并且提供非同時啟用的第一輸出信號OUTl和第二輸出信號0UT2。第一輸入信號mi可以對應于向高電壓柵極驅(qū)動器提供的高電壓輸入信號HIN，而第二輸入信號IN2可以對應于向低電壓柵極驅(qū)動器提供的低電壓輸入信號LIN。 然而，高電壓和低電壓為相對的措詞，而工作電壓不限于此。輸出端子1210可以包括MOS晶體管或者絕緣柵雙極晶體管(IGBT)。輸出端子 1210可以包括串聯(lián)連接于高供電電壓HVCC與接地電壓GND之間的第一輸出晶體管TROl和第二輸出晶體管TR02。其中兩個晶體管串聯(lián)連接于兩個供電軌之間的配置稱為半橋配置。 第一輸出晶體管TROl可以對應于高側(cè)柵極驅(qū)動器，而第二輸出晶體管TR02可以對應于低側(cè)柵極驅(qū)動器。第一輸出晶體管TROl可以對應于高電壓柵極驅(qū)動器，而第二輸出晶體管 TR02可以對應于低電壓柵極驅(qū)動器。通過第一輸出晶體管TROl和第二輸出晶體管TR02連接到的節(jié)點提供第一系統(tǒng)輸出信號S0UT1。當同時啟用第一輸出信號OUTl和第二輸出信號0UT2時，輸出端子1210可以在直通(shoot-through)條件下或者變成直接短路。在直通條件下，可以在第一輸出晶體管TROl和第二輸出晶體管TR02中形成低電阻路徑，并且大量電流可以流過第一晶體管 TROl和第二晶體管TR02。當高供電電壓HVCC增大時，電流數(shù)量可以增大。直通條件可能導致可以損壞每個晶體管的高功耗、供電電壓波動和/或過熱。因而，互鎖系統(tǒng)1200可以通過提供非同時啟用的第一輸出信號OUTl和第二輸出信號0UT2來提供穩(wěn)定電壓作為第一系統(tǒng)輸出信號S0UT1。例如，高供電電壓HVCC的電壓可以大于600V。圖13是示出根據(jù)一些示例實施例的包括互鎖電路10的互鎖系統(tǒng)1300的圖。參照圖13，互鎖系統(tǒng)1300可以包括接口電路1310、脈沖生成電路1320、輸入信號生成端子1330、互鎖電路10、RS鎖存器1340和功率輸出單元1350。圖13的互鎖系統(tǒng)1300可以被包括在高電壓集成電路(HVIC)中，并且可以基于第二系統(tǒng)輸出信號S0UT2來控制IGBT?；ユi電路10的示例可以包括參考圖1至圖10描述的互鎖電路?；ユi電路10接收第一輸入信號mi和第二輸入信號IN2并且提供非同時啟用的第一輸出信號OUTl和第二輸出信號0UT2。接口電路1310連接于供電電壓VCC與接地電壓GND之間，接收高供電輸入信號 HIN并提供接口信號I/F。脈沖生成電路1320連接于供電電壓VCC與接地電壓GND之間，并且可以基于接口信號I/F生成第一脈沖信號Pl或第二脈沖信號P2。接口信號I/F可以根據(jù)高供電輸入信號HIN而具有上升沿或下降沿，并且可以響應于上升沿或下降沿而提供第一脈沖信號Pl或第二脈沖信號P2。輸入信號生成端子1330連接于第一高供電電壓HVCCl與接地電壓GND之間，并且可以包括第一輸入信號生成單元1331和第二輸入信號生成單元1333。第一輸入信號生成單元1331可以包括連接于第一高供電電壓HVCCl與接地電壓GND之間的第三輸出晶體管 TR03和第三電阻器R3，而第二輸入信號生成單元1333可以包括第四輸出晶體管TR04和第四電阻器R4。第三電阻器R3可以連接于第三輸出晶體管TR03的第一端子與第一高供電電壓HVCCl之間。第三輸出晶體管TR03可以包括柵極，接收第一脈沖信號Pl ；第一端子，連接到第三電阻器R3 ；以及第二端子，連接到接地電壓GND。第三輸出晶體管TR03響應于第一脈沖信號Pl而通過第一端子提供第一輸入信號INl。
第四晶體管R4可以連接于第四輸出晶體管TR04的第一端子與第一高供電電壓 HVCCl之間。第四輸出晶體管TR04可以包括柵極，接收第二脈沖信號P2 ；第一端子，連接到第四電阻器R4 ；以及第二端子，連接到接地電壓GND。第四輸出晶體管TR04響應于第二脈沖信號P2而通過第一端子提供第二輸入信號IN2?？梢皂憫诘谝幻}沖信號Pl而提供第一輸入信號IN1，或者可以響應于第二脈沖信號P2而提供第二輸入信號IN2。第三輸出晶體管TR03可以響應于第一脈沖信號Pl而導通，并且可以在第三晶體管TR03導通時改變在第三晶體管R3與第三輸出晶體管TR03之間的端子的電壓。因而，提供第一輸入信號INl。相反地，如果第四輸出晶體管TR04響應于第二脈沖信號P2而導通，則提供第二輸入信號IN2?；ユi電路10響應于第一輸入信號Im和第二輸入信號IN2而向RS鎖存器1340 提供非同時啟用的第一輸出信號OUTl和第二輸出信號0UT2。RS鎖存器1340響應于第一輸出信號OUTl而啟用功率輸入信號PIN，而響應于第二輸出信號0UT2而禁用功率輸入信號PIN。如果在RS鎖存器1340中第一輸出信號OUTl 和第二輸出信號0UT2同時對應于邏輯狀態(tài)“高”，則電路可能變得非常不穩(wěn)定。如果電路由高電壓(比如第一高供電電壓HVCCl的電壓和第二高供電電壓HVCC2的電壓)驅(qū)動，則可能損壞電路。因而，互鎖電路10可以通過防止同時啟用第一輸出信號OUTl和第二輸出信號0UT2來提高電路穩(wěn)定性。功率輸出單元1350可以響應于功率輸入信號PIN而向第二系統(tǒng)輸出信號S0UT2 提供第一高供電電壓HVCCl的電壓或者向第二系統(tǒng)輸出信號S0UT2提供第二高供電電壓 HVCC2的電壓。例如，第一高供電電壓HVCCl的電壓和第二高供電電壓HVCC2的電壓可以為數(shù)千伏并且其間可以具有約15V的差值。功率輸出單元1350可以包括連接于第一高供電電壓HVCCl與第二高供電電壓HVCC2之間的第六輸出晶體管TR06和第五輸出晶體管TR05。 一般通過第五輸出晶體管TR05的柵極和第六輸出晶體管TR06的柵極輸入功率輸入信號 PIN,并且第五輸出晶體管TR05和第六輸出晶體管TR06可以對應于響應于功率輸入信號 PIN而互補地操作的PMOS晶體管和NMOS晶體管。然而，雖然在圖12和圖13中互鎖電路10被配置成基于第一輸入信號1附和第二輸入信號IN2來提供第一輸出信號OUTl和第二輸出信號0UT2，但是本實施例不限于此，并且互鎖電路10可以基于多個輸入信號來提供非同時啟用的多個輸出信號。根據(jù)本發(fā)明概念的互鎖電路可以取消同相信號以提供非同時啟用的多個輸出信號，并且可以插入預定空載時間以防止其中啟用多個輸出信號的重疊部分。另外，互鎖電路可以用先入先出的方式基于第一啟用輸入信號來啟用輸出信號?；ユi電路和互鎖系統(tǒng)可以具有用于執(zhí)行多個功能的簡單邏輯電路配置，由此減小使用高電壓的集成電路的尺寸。如上所述，根據(jù)本發(fā)明概念的互鎖電路和包括該互鎖電路的互鎖系統(tǒng)可以通過防止基于在輸入濾波其時間內(nèi)同時輸入的多個信號來啟用輸出信號來降低輸出信號誤差。另外，互鎖電路和包括該互鎖電路的互鎖系統(tǒng)可以實現(xiàn)為小尺寸，因為它們具有用于進行先入先出操作、同相信號抑制操作和輸出抑制操作的簡單配置。盡管已經(jīng)參考本發(fā)明的示例性實施例具體地示出和描述了本發(fā)明，但是本領域普通技術人員能夠理解，可以對本發(fā)明作出形式和細節(jié)上的各種改變，而不脫離如所附權(quán)利要求限定的本發(fā)明的精神和范圍。
權(quán)利要求
1.一種互鎖電路，包括輸入延遲單元，其延遲多個輸入信號、提供多個延遲輸入信號并且通過對所述多個延遲輸入信號進行邏輯運算來提供多個排他輸入信號；以及輸出抑制單元，其基于所述多個排他輸入信號和所述多個輸入信號來提供非同時啟用的多個輸出信號。
2.根據(jù)權(quán)利要求1所述的互鎖電路，其中，所述輸入延遲單元包括延遲單元，其包括分別延遲所述多個輸入信號并提供所述多個延遲輸入信號的多個輸入延遲電路；以及排他邏輯運算單元，其包括通過對所述多個延遲輸入信號分別進行排他邏輯運算來提供所述多個排他輸入信號的多個排他邏輯運算電路。
3.根據(jù)權(quán)利要求2所述的互鎖電路，其中，在所述多個排他邏輯運算電路中包括的第一排他邏輯運算電路通過對第一延遲輸入信號和除了所述第一延遲輸入信號之外的延遲輸入信號的互補信號進行邏輯AND運算來提供在所述多個排他輸入信號中包括的第一排他輸入信號。
4.根據(jù)權(quán)利要求2所述的互鎖電路，其中，在所述多個輸入延遲電路中包括的第一輸入延遲電路包括第一晶體管，其包括接收在所述多個輸入信號中包括的第一輸入信號的柵極以及接收供電電壓的第一端子；第一電阻器，其連接于第一節(jié)點與所述第一晶體管的第二端子之間； 第二晶體管，其包括接收所述第一輸入信號的柵極、連接到接地電壓的第一端子以及連接到所述第一節(jié)點的第二端子；第二電阻器，其連接于所述第一節(jié)點與第二節(jié)點之間；以及電容器，其連接于所述接地電壓與所述第二節(jié)點之間。
5.根據(jù)權(quán)利要求4所述的互鎖電路，其中，在所述多個延遲輸入信號中包括的第一延遲輸入信號由所述第二節(jié)點提供，其中，當所述第一輸入信號從邏輯狀態(tài)“低”向邏輯狀態(tài)“高”轉(zhuǎn)變時，所述第一延遲輸入信號被延遲預定輸入延遲時間，以及當所述第一輸入信號從邏輯狀態(tài)“高”向邏輯狀態(tài)“低”轉(zhuǎn)變時，所述第一延遲輸入信號被延遲預定空載時間。
6.根據(jù)權(quán)利要求5所述的互鎖電路，其中，基于所述第一電阻器和第二電阻器來確定所述預定輸入延遲時間和所述預定空載時間。
7.根據(jù)權(quán)利要求6所述的互鎖電路，其中，所述預定空載時間比所述預定輸入延遲時間長。
8.根據(jù)權(quán)利要求1所述的互鎖電路，其中，所述輸出抑制單元包括多個輸出抑制電路， 其中，所述多個輸出抑制電路中的每個輸出抑制電路包括設置電路，其通過基于在所述多個排他輸入信號中包括的第一排他輸入信號、在所述多個延遲輸入信號中包括的第一延遲輸入信號和與在所述多個輸入信號中包括的第二輸入信號的互補信號對應的第二互補輸入信號進行邏輯AND運算來提供第一設置信號； 重置電路，其通過對第二輸出信號和與所述第一輸入信號的互補信號對應的第一互補輸入信號進行OR邏輯運算來提供第一重置信號；以及輸出鎖存電路，其基于所述第一設置信號和所述第一重置信號來提供第一輸出信號。
9.根據(jù)權(quán)利要求8所述的互鎖電路，其中，所述輸出鎖存電路響應于所述第一設置信號而啟用所述第一輸出信號，而響應于所述第一重置信號而禁用所述第一輸出信號。
10.一種互鎖電路，包括延遲單元，其接收第一輸入信號和第二輸入信號、將所述第一輸入信號和所述第二輸入信號延遲預定延遲時間并且提供第一延遲輸入信號和第二延遲輸入信號；排他邏輯運算單元，其通過對所述第一延遲輸入信號和第二延遲輸入信號進行排他邏輯運算來提供第一排他輸入信號和第二排他輸入信號；噪聲去除單元，其基于第一重置信號和第二重置信號以及所述第一延遲輸入信號和第二延遲輸入信號來提供第一噪聲抑制信號和第二噪聲抑制信號；設置單元，其基于所述第一噪聲抑制信號、所述第一排他輸入信號和所述第二輸入信號來提供第一設置信號，而基于所述第二噪聲抑制信號、所述第二排他輸入信號和所述第一輸入信號來提供第二設置信號；重置單元，其基于所述第一輸入信號和第二輸出信號來提供第一重置信號，而基于所述第二輸入信號和第一輸出信號來提供第二重置信號；以及輸出鎖存單元，其基于所述第一設置信號和所述第一重置信號來提供所述第一輸出信號，而基于所述第二設置信號和所述第二重置信號來提供所述第二輸出信號。
11.根據(jù)權(quán)利要求10所述的互鎖電路，其中，所述噪聲去除單元包括第一噪聲去除鎖存電路，其響應于所述第一延遲輸入信號而啟用所述第一噪聲抑制信號，而響應于所述第一重置信號而禁用所述第一噪聲抑制信號；以及第二噪聲去除鎖存電路，其響應于所述第二延遲輸入信號而啟用所述第二噪聲抑制信號，而響應于所述第二重置信號而禁用所述第二噪聲抑制信號。
12.根據(jù)權(quán)利要求10所述的互鎖電路，其中，所述設置單元包括第一設置電路，其通過對所述第一噪聲抑制信號、所述第一排他輸入信號和與所述第二輸入信號的互補信號對應的第二互補輸入信號進行邏輯AND運算來提供所述第一設置信號；以及第二設置電路，其通過對所述第二噪聲抑制信號、所述第二排他輸入信號和與所述第一輸入信號的互補信號對應的第一互補輸入信號進行邏輯AND運算來提供所述第二設置信號。
13.根據(jù)權(quán)利要求10所述的互鎖電路，其中，所述重置電路包括第一重置電路，其通過對所述第二輸出信號和與所述第一輸入信號的互補信號對應的第一互補輸入信號進行OR邏輯運算來提供所述第一重置信號；以及第二重置電路，其通過對所述第一輸出信號和與所述第二輸入信號的互補信號對應的第二互補輸入信號進行OR邏輯運算來提供所述第二重置信號。
14.根據(jù)權(quán)利要求10所述的互鎖電路，其中，所述輸出鎖存單元包括第一輸出鎖存電路，其響應于所述第一設置信號而啟用所述第一輸出信號，而響應于所述第一重置信號而禁用所述第一輸出信號；以及第二輸出鎖存電路，其響應于所述第二設置信號而啟用所述第二輸出信號，而響應于所述第二重置信號而禁用所述第二輸出信號。
15.根據(jù)權(quán)利要求14所述的互鎖電路，其中，所述第一輸出鎖存電路在所述第一設置信號和所述第一重置信號均被禁用時維持所述第一輸出信號的先前狀態(tài)，以及所述第二輸出鎖存電路在所述第二設置信號和所述第二重置信號均被禁用時維持所述第二輸出信號的先前狀態(tài)。
16.一種互鎖系統(tǒng)，包括互鎖電路，其接收第一輸入信號和第二輸入信號并提供非同時啟用的第一輸出信號和第二輸出信號；以及輸出端子，其響應于所述第一輸出信號和第二輸出信號而提供系統(tǒng)輸出信號， 其中，所述互鎖電路包括輸入延遲單元，其將所述第一輸入信號和第二輸入信號延遲預定延遲時間、提供第一延遲輸入信號和第二延遲輸入信號并且通過對所述第一延遲輸入信號和第二延遲輸入信號進行邏輯運算來提供第一排他輸入信號和第二排他輸入信號；以及輸出抑制單元，其基于所述第一排他輸入信號和第二排他輸入信號、所述第一輸入信號和第二輸入信號以及所述第一延遲輸入信號和第二延遲輸入信號來啟用所述第一輸出信號和第二輸出信號，而基于所述第一輸入信號和第二輸入信號以及所述第一輸出信號和第二輸出信號來禁用所述第一輸出和第二輸出信號。
17.根據(jù)權(quán)利要求16所述的互鎖系統(tǒng)，其中，所述輸出端子包括第一輸出晶體管，其包括接收所述第一輸出信號的柵極以及接收高供電電壓的第一端子；以及第二輸出晶體管，其包括接收所述第二輸出信號的柵極、連接到所述第一輸出晶體管的第二端子的第一端子、以及連接到接地電壓的第二端子，其中，通過所述第一輸出晶體管的第二端子提供所述系統(tǒng)輸出信號。
18.根據(jù)權(quán)利要求16所述的互鎖系統(tǒng)，其中，所述輸出端子包括重置/設置RS鎖存器，其響應于所述第一輸出信號而啟用功率輸入信號，而響應于所述第二輸出信號而禁用所述功率輸入信號；以及功率輸出單元，其響應于所述功率輸入信號而提供所述系統(tǒng)輸出信號。
19.根據(jù)權(quán)利要求18所述的互鎖系統(tǒng)，其中，所述功率輸出單元包括第一輸出晶體管，其包括接收所述功率輸入信號的柵極以及連接到第一高供電電壓的第一端子；以及第二輸出晶體管，其包括接收所述功率輸出信號的柵極、連接到所述第一輸出晶體管的第二端子的第一端子以及連接到第二高供電電壓的第二端子，其中，從所述第一輸出晶體管的第二端子提供所述系統(tǒng)輸出信號。
20.根據(jù)權(quán)利要求18所述的互鎖系統(tǒng)，還包括第一輸入信號生成單元，其包括串聯(lián)連接于所述第一高供電電壓與接地電壓之間的第三電阻器和第三輸出晶體管，并且響應于第一脈沖信號而向在所述第三電阻器與所述第三輸出晶體管之間的端子提供所述第一輸入信號；以及第二輸入信號生成單元，其包括串聯(lián)連接于所述第一高供電電壓與所述接地電壓之間的第四電阻器和第四輸出晶體管，并且響應于第二脈沖信號而向在所述第四電阻器與所述第四輸出晶體管之間的端子提供所述第二輸入信號。
全文摘要
本發(fā)明涉及一種互鎖電路和包括該互鎖電路的互鎖系統(tǒng)，該互鎖電路包括輸入延遲單元和輸出抑制單元。輸入延遲單元延遲多個輸入信號、提供多個延遲輸入信號并且通過對多個延遲輸入信號進行邏輯運算來提供多個排他輸入信號。輸出抑制單元基于多個排他輸入信號和多個輸入信號來提供非同時啟用的多個輸出信號。
文檔編號H03K17/72GK102299703SQ20111004777
公開日2011年12月28日 申請日期2011年2月25日 優(yōu)先權(quán)日2010年6月24日
發(fā)明者吳元熙, 姜珢哲, 李重鎬 申請人:快捷韓國半導體有限公司