專利名稱：觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于觸發(fā)器(flip-flop)，特別是關(guān)于接收低擺幅(swing)時鐘信號的觸發(fā)器。
背景技術(shù)：
觸發(fā)器是具有兩個穩(wěn)定狀態(tài)的電路，其可被用于儲存狀態(tài)消息。觸發(fā)器的兩個穩(wěn)定狀態(tài)分別表示為值“0”以及“1”。觸發(fā)器通常由時鐘信號控制。根據(jù)輸入信號的值，時鐘在轉(zhuǎn)變(transition)時會導(dǎo)致觸發(fā)器改變或保持其輸出信號。某些觸發(fā)器于時鐘信號的上升邊緣改變輸出，另外一些觸發(fā)器于時鐘信號的下降邊緣改變輸出。請參考圖1，圖1為傳統(tǒng)觸發(fā)器200的電路圖。傳統(tǒng)觸發(fā)器200可包含反向器231， 232，233，及 234，傳遞門電路(passing gate circuit) 202 及 206，以及鎖存電路 204 及 208。 高擺幅時鐘信號CK’反饋至反向器251。反向器251將高擺幅時鐘信號CK’反向以產(chǎn)生已反向的時鐘信號CKB’ (以下簡稱為反向時鐘信號CKB’)，且反向器253接著將反向時鐘信號CKB’反向以產(chǎn)生時鐘信號CK1’。鎖存電路204包括兩個反向器213、214、以及包含P型金屬氧化物半導(dǎo)體 (P-Metallic Oxide Semiconductor，以下簡稱為PM0S)晶體管215以及N型金屬氧化物半導(dǎo)體(N-Metallic Oxide Semiconductor，以下簡稱為NM0S)晶體管216的傳輸門電路 (transmission gate)。鎖存電路208包括兩個反向器223、224、以及包含PMOS晶體管225 以及NMOS晶體管226的門電路。反向器231將數(shù)據(jù)信號反向以產(chǎn)生已反向的數(shù)據(jù)信號。當(dāng)時鐘信號CK1’位于邏輯低電平以及反向時鐘信號CKB’位于邏輯高電平時，傳遞門電路202 傳遞已反向的數(shù)據(jù)信號至鎖存電路204的節(jié)點217，包括晶體管215以及216的傳輸門電路切斷鎖存電路204的反饋路徑，傳遞門電路206關(guān)閉，且包括晶體管225以及226的傳輸門電路保持或建立鎖存電路208的反饋路徑。接著，鎖存電路204從節(jié)點217接收已反向的數(shù)據(jù)信號，并反向該反向的數(shù)據(jù)信號以于節(jié)點218產(chǎn)生數(shù)據(jù)信號。當(dāng)反向時鐘信號0 ’位于邏輯低電平且時鐘信號CK1’位于邏輯高電平，傳遞門電路202關(guān)閉，包括晶體管215以及216的傳輸門電路保持或建立鎖存電路204的反饋路徑，傳遞門電路206將節(jié)點218的數(shù)據(jù)信號傳遞至鎖存電路208的節(jié)點227，且包括晶體管225以及2 的傳輸門電路切斷鎖存電路208的反饋路徑。鎖存電路208從節(jié)點227接收數(shù)據(jù)信號，且反向該數(shù)據(jù)信號以于節(jié)點2 產(chǎn)生一已反向的數(shù)據(jù)信號。接著，反向器232反向該已反向的數(shù)據(jù)信號以于輸出節(jié)點Q產(chǎn)生一數(shù)據(jù)信號，且反向器233以及234將該已反向的數(shù)據(jù)信號傳遞至一反向輸出節(jié)點(inverted output node)QB0時鐘信號的振蕩會導(dǎo)致電力消耗。如果電路的時鐘信號以低擺幅電壓振蕩，則電路的電力消耗會降低很多。因為便攜設(shè)備的總電量是有限的，因此，減少便攜設(shè)備的電力消耗是非常重要的。因此，用于具有有限電量的電路中的時鐘信號應(yīng)被設(shè)計為具有低擺幅電平，以減少電力消耗。但是，傳統(tǒng)的觸發(fā)器200并不能直接接收低擺幅時鐘信號。傳遞門電路202以及206分別包含PMOS晶體管211以及221，PM0S晶體管211具有耦接于時鐘信號CK1’的柵極，PMOS晶體管221具有耦接于反向時鐘信號CKB’的柵極；且鎖存電路204以及 208也分別包含PMOS晶體管215以及225，PM0S晶體管215具有耦接于反向時鐘信號CKB’ 的柵極，PMOS晶體管225具有耦接于時鐘信號CK1’的柵極。如果時鐘信號CK1’以及反向時鐘信號CKB’均為低擺幅時鐘信號，PMOS晶體管211，215，221，以及225不能由時鐘信號的低電壓完全關(guān)閉。因此，傳統(tǒng)的觸發(fā)器200于低擺幅時鐘信號下不能正常運行。因此，于低擺幅時鐘信號被反饋至傳統(tǒng)觸發(fā)器之前，低擺幅時鐘信號的電壓電平必須經(jīng)由低至高電平轉(zhuǎn)換器(low-to-high level shifter)放大。電平轉(zhuǎn)換器會增加電路的制造成本。如果用于電路中的新的觸發(fā)器可以接收低擺幅時鐘信號，則可以不使用低至高電平轉(zhuǎn)換器以降低電路的制造成本。因此，需要一種能夠接收低擺幅時鐘信號的新的觸發(fā)器。

發(fā)明內(nèi)容
為了減少便攜設(shè)備的電力消耗并且降低電路的制造成本，本發(fā)明提供了一種觸發(fā)器，其能夠接收低擺幅時鐘信號。本發(fā)明提供一種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，所述觸發(fā)器包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，將所述數(shù)據(jù)信號反向以產(chǎn)生已反向的數(shù)據(jù)信號至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，以及當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已反向的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，將所述已反向的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至所述第四節(jié)點。本發(fā)明另提供一種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，所述觸發(fā)器包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，從所述接收節(jié)點接收數(shù)據(jù)信號，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的所述數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，當(dāng)復(fù)位信號位于所述邏輯高電平時，將所述數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已處理的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，當(dāng)所述復(fù)位信號位于所述邏輯高電平時，將所述已處理的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至所述第四節(jié)點，以及當(dāng)所述復(fù)位信號位于邏輯低電平時，產(chǎn)生邏輯高電壓以作為所述輸出信號輸出至所述第四節(jié)點。本發(fā)明另提供一種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，當(dāng)設(shè)置信號位于所述邏輯高電平時，將所述數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，以及當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已處理的數(shù)據(jù)信號傳遞至所述第三節(jié)點； 以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，當(dāng)所述設(shè)置信號位于所述邏輯低電平時，產(chǎn)生邏輯低電壓作為輸出信號輸出至所述第四節(jié)點。本發(fā)明另提供一種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，所述觸發(fā)器包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，當(dāng)設(shè)置信號位于所述邏輯高電平時，將所述數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至所述第二節(jié)點，以及當(dāng)所述設(shè)置信號位于邏輯低電平時，產(chǎn)生邏輯高電壓以作為所述已處理的數(shù)據(jù)信號輸出至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，以及當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已處理的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間， 當(dāng)復(fù)位信號位于所述邏輯高電平時，將所述已處理的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至所述第四節(jié)點，以及當(dāng)所述復(fù)位信號位于所述邏輯低電平時，產(chǎn)生邏輯高電壓以作為所述第四節(jié)點的所述輸出信號。本發(fā)明所提供的觸發(fā)器，可以接收低擺幅時鐘信號，降低由時鐘信號的振蕩而導(dǎo)致的電力消耗。利用本發(fā)明所提供的觸發(fā)器，可以有效減少便攜設(shè)備的電力消耗，并且可以不使用低至高電平轉(zhuǎn)換器以降低電路的制造成本。


圖1是傳統(tǒng)觸發(fā)器200的電路圖。圖2是本發(fā)明一實施例的包含多個可以接收低擺幅時鐘信號的觸發(fā)器的電路300 的示意圖。圖3是本發(fā)明另一實施例的可以接收低擺幅時鐘信號的觸發(fā)器400的電路圖。圖4是本發(fā)明另一實施例的可以接收低擺幅時鐘信號的觸發(fā)器410的電路圖。圖5A是本發(fā)明另一實施例的包括一個可加快信號產(chǎn)生速度的輸入電路MO的觸發(fā)器500的電路圖。圖5B是本發(fā)明另一實施例的包括一個可加快信號產(chǎn)生速度的輸入電路540，的觸發(fā)器510的電路圖。圖5C是本發(fā)明一實施例的包括兩個可加快信號產(chǎn)生速度的輸入電路540以及550 的觸發(fā)器520的電路圖。圖5D是本發(fā)明另一實施例的包括兩個可加快信號產(chǎn)生速度的輸入電路MO以及 550’的觸發(fā)器530的電路圖。圖5E是本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器560的電路圖。圖5F是本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器570的電路圖。
圖5G是本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器580的電路圖。圖5H是本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器590的電路圖。圖6是本發(fā)明另一實施例的接收復(fù)位信號的觸發(fā)器600的電路圖。圖7是本發(fā)明另一實施例的接收設(shè)置信號的觸發(fā)器700的電路圖。圖8是本發(fā)明另一實施例的接收復(fù)位信號以及設(shè)置信號的觸發(fā)器800的電路圖。
具體實施例方式請參考圖2，圖2為本發(fā)明一實施例的包含多個可以接收低擺幅時鐘信號的觸發(fā)器的電路300的示意圖。電路300包括低擺幅時鐘緩沖器311，312，313以及314，低擺幅門電路324以及325，以及高至低電平轉(zhuǎn)換器321，322以及323。另外，電路300包括三個可以接收低擺幅時鐘信號的觸發(fā)器331，332以及333。由根部產(chǎn)生的源時鐘信號CO的電壓電平可以由高至低電平轉(zhuǎn)換器321降低以產(chǎn)生低擺幅時鐘信號Cl。接著，低擺幅時鐘信號Cl 被發(fā)送到低擺幅時鐘緩沖器311，312以及313以產(chǎn)生低擺幅時鐘信號C2，C3以及C4。因為觸發(fā)器331，332及333可以接收低擺幅時鐘信號，接著，低擺幅時鐘信號C2，C3以及C4可以不經(jīng)任何低至高電平轉(zhuǎn)換器的干預(yù)，分別被傳輸?shù)接|發(fā)器331，332及333。與傳統(tǒng)的電路相比，電路300不需要低至高電平轉(zhuǎn)換器將低擺幅時鐘信號轉(zhuǎn)換為高擺幅時鐘信號也可以正常運行；因此，電路300的制造成本將會降低。在某些實施例中，高至低電平轉(zhuǎn)換器321， 322以及323可以由緩沖器替換。請參考圖3，圖3為本發(fā)明另一實施例的可以接收低擺幅時鐘信號的觸發(fā)器400的電路圖。低擺幅時鐘信號CK振蕩并且可以被反向器431反向以產(chǎn)生一反向低擺幅時鐘信號 CKB，且反向器433接著將反向低擺幅時鐘信號CKB反向以產(chǎn)生時鐘信號CKl。觸發(fā)器400 可包含反向器401，403，405以及407，傳遞門電路402及406，以及鎖存電路404及408。在某些實施例中，反向器401，403，405以及407可以被省略。反向器401耦接于輸入節(jié)點以及接收節(jié)點409之間，從輸入節(jié)點接收輸入信號D，并反向該輸入信號D以產(chǎn)生數(shù)據(jù)信號至接收節(jié)點409。根據(jù)本實施例，傳遞門電路402為NMOS晶體管，耦接于接收節(jié)點409以及節(jié)點415之間，且具有耦接于反向低擺幅時鐘信號CKB的柵極。當(dāng)反向低擺幅時鐘信號CKB 為邏輯高電平，傳遞門電路402 (NM0S晶體管)將數(shù)據(jù)信號由接收節(jié)點409傳遞至節(jié)點415。 鎖存電路404耦接于節(jié)點415以及節(jié)點416之間，從節(jié)點415接收數(shù)據(jù)信號，并反向該數(shù)據(jù)信號以產(chǎn)生一已反向的數(shù)據(jù)信號至節(jié)點416。根據(jù)本實施例，傳遞門電路406為NMOS晶體管，耦接于節(jié)點416以及節(jié)點425之間，且具有耦接于低擺幅時鐘信號CK的柵極。當(dāng)?shù)蛿[幅時鐘信號CK位于邏輯高電平，傳遞門電路406(NM0S晶體管)將已反向的數(shù)據(jù)信號由節(jié)點416傳遞到節(jié)點425。鎖存電路408耦接于節(jié)點425以及節(jié)點4 之間，從節(jié)點425接收已反向的數(shù)據(jù)信號，且反向該已反向的數(shù)據(jù)信號以產(chǎn)生一輸出信號至節(jié)點426。反向器403 耦接于節(jié)點426以及輸出節(jié)點Q之間，接著，反向來自節(jié)點426的輸出信號以產(chǎn)生一已反向的輸出信號至輸出節(jié)點Q。反向器405以及407串聯(lián)耦接于節(jié)點4 以及反向輸出節(jié)點QB 之間，從節(jié)點似6接收輸出信號以產(chǎn)生最終輸出信號至反向輸出節(jié)點QB。在一實施例中，鎖存電路404包括PM0S晶體管411，反向器414，以及兩個NMOS晶體管412以及413。反向器414耦接于節(jié)點415以及416之間，將節(jié)點415的數(shù)據(jù)信號反向以產(chǎn)生一已反向的數(shù)據(jù)信號至節(jié)點416。PMOS晶體管411耦接于電壓源DVDD以及節(jié)點415之間，且PMOS晶體管411的柵極耦接于節(jié)點416。當(dāng)節(jié)點416的電壓位于邏輯低電平， PMOS晶體管411被開啟以將節(jié)點415的電壓提升至電壓源DVDD的電平。NMOS晶體管412 的漏極耦接于節(jié)點415，柵極耦接于節(jié)點416。NMOS晶體管413耦接于NMOS晶體管412的源極以及地電壓DVSS之間，且NMOS晶體管413的柵極耦接于低擺幅時鐘信號CK。當(dāng)?shù)蛿[幅時鐘信號CK位于邏輯高電平，且節(jié)點416的電壓位于邏輯高電平，NMOS晶體管412以及 413均開啟以將節(jié)點415的電壓降低至地電壓DVSS的電平。在一實施例中，鎖存電路408包括PMOS晶體管421，反向器424，以及兩個NMOS晶體管422以及423。反向器似4耦接于節(jié)點425以及似6之間，反向來自節(jié)點425的已反向的數(shù)據(jù)信號以產(chǎn)生輸出信號至節(jié)點426。PMOS晶體管421耦接于電壓源DVDD以及節(jié)點 425之間，且PMOS晶體管421的柵極耦接于節(jié)點426。當(dāng)節(jié)點似6的電壓位于邏輯低電平， PMOS晶體管421開啟，以將節(jié)點425的電壓提升至電壓源DVDD的電平。NMOS晶體管422 的漏極耦接于節(jié)點425，且柵極耦接于節(jié)點426。NMOS晶體管423耦接于NMOS晶體管422 的源極以及地電壓DVSS之間，且NMOS晶體管423的柵極耦接于反向低擺幅時鐘信號CKB。 當(dāng)?shù)蛿[幅時鐘信號CKB位于邏輯高電平，且節(jié)點426的電壓位于邏輯高電平，則NMOS晶體管422以及423均開啟以將節(jié)點425的電壓降低至地電壓DVSS的電平。當(dāng)有一個新的輸入信號D被輸入，反向低擺幅時鐘信號CKB可以位于邏輯高電平且低擺幅時鐘信號CK可以位于邏輯低電平。接著，傳遞門電路402將來自接收節(jié)點409的數(shù)據(jù)信號傳遞至鎖存電路404的節(jié)點415，NM0S晶體管413切斷鎖存電路404的反饋路徑， 傳遞門電路406關(guān)閉，且NMOS晶體管423保持或建立鎖存電路408的反饋路徑。接著，鎖存電路404從節(jié)點415接收數(shù)據(jù)信號，且反向該數(shù)據(jù)信號以產(chǎn)生已反向的數(shù)據(jù)信號至節(jié)點 416。因為傳遞門電路406關(guān)閉，因此，鎖存電路408將鎖存上一階段的已反向的數(shù)據(jù)信號， 而不是接收對應(yīng)于新的輸入信號D的已反向的數(shù)據(jù)信號。因此，輸出節(jié)點Q的已反向的輸出信號的值將等于上一個輸入信號的值，而不是新的輸入信號D的值。接下來，反向低擺幅時鐘信號CKB可以改變?yōu)槲挥谶壿嫷碗娖?，且低擺幅時鐘信號CK可以位于邏輯高電平。接著，傳遞門電路402關(guān)閉，NMOS晶體管413保持或建立鎖存電路404的反饋路徑，傳遞門電路406將已反向的數(shù)據(jù)信號由節(jié)點416傳遞至鎖存電路408 的節(jié)點425，且NMOS晶體管423切斷鎖存電路408的反饋路徑。接著，鎖存電路408反向該已反向的數(shù)據(jù)信號以產(chǎn)生輸出信號至節(jié)點426。接著，反向器403將來自節(jié)點似6的輸出信號反向以產(chǎn)生已反向的輸出信號至輸出節(jié)點Q，且此刻的輸出節(jié)點Q的已反向的輸出信號的值等于新的輸入信號D的值。如圖1所示的傳統(tǒng)觸發(fā)器200的電路僅能運行于具有正常擺幅電平的時鐘信號 CKl'以及CKB’下。如果時鐘信號CK1’以及CKB’的擺幅電平降低至低電平，則當(dāng)時鐘信號 CKl'以及CKB’振蕩至具有低電平的峰值時，傳遞門電路202以及206的PMOS晶體管211 以及221并不能被完全關(guān)閉，因此，傳遞門電路202以及206于低擺幅時鐘信號CKl以及 CKB下不能正常運行。類似的，如果時鐘信號CK1’以及CKB’的擺幅電平降低至低電平，則當(dāng)時鐘信號CK1’以及CKB’振蕩至具有低電平的峰值時，鎖存電路204以及208的PMOS晶體管215以及225并不能被完全關(guān)閉，因此，鎖存電路204以及208于低擺幅時鐘信號CKl 以及CKB下不能正常運行。相反的，如圖3所示的觸發(fā)器400的電路可以正常運行于具有低擺幅電平的時鐘信號CKB以及CK下。因為傳遞門電路402以及406僅包含NMOS晶體管402以及406，而不包含PMOS晶體管，當(dāng)?shù)蛿[幅時鐘信號CKB以及CK振蕩至具有低電平的峰值時，NMOS晶體管402以及406可以完全關(guān)閉，因此，傳遞門電路402以及406于低擺幅時鐘信號CK以及CKB下可以正常運行。另外，與傳統(tǒng)觸發(fā)器200的鎖存電路204及208不同的是，因為本發(fā)明的鎖存電路404以及408并不包含由低擺幅時鐘信號CK以及CKB控制的PMOS晶體管，因此，鎖存電路404以及408可以根據(jù)低擺幅時鐘信號CK以及CKB正常運行。因此，本發(fā)明所提供的觸發(fā)器400可以根據(jù)低擺幅時鐘信號CK以及CKB正常運行。請參考圖4，圖4為本發(fā)明另一實施例的可以接收低擺幅時鐘信號的觸發(fā)器410 的電路圖。圖4所示的觸發(fā)器410包括與圖3所示的觸發(fā)器400相似的電路元件。觸發(fā)器 410以及400中相似的電路元件具有相同的附圖標(biāo)記。圖4所示的觸發(fā)器410以及圖3所示的觸發(fā)器400的不同之處在于鎖存電路404’以及408’。如圖4所示的鎖存電路404’包括兩個NMOS晶體管412’以及413’，其中NMOS晶體管412’的柵極耦接于低擺幅時鐘信號 CK,而不是節(jié)點416，且NMOS晶體管413’的柵極耦接于節(jié)點416，而不是低擺幅時鐘信號 CK。然而，圖4所示的鎖存電路404’與圖3所示的鎖存電路404具有相似的功能。如圖4 所示的鎖存電路408，包括兩個NMOS晶體管422，以及423，，其中，NMOS晶體管422，的柵極耦接于反向低擺幅時鐘信號CKB，而不是節(jié)點426，且NMOS晶體管423’的柵極耦接于節(jié)點426，而不是反向低擺幅時鐘信號CKB。然而，圖4所示的鎖存電路408’與圖3所示的鎖存電路408具有相似的功能。請參考圖5A，圖5A為本發(fā)明一實施例的包括一個可加快信號產(chǎn)生速度(signal generation speed)的輸入電路MO的觸發(fā)器500的電路圖。低擺幅時鐘信號CK振蕩并且可以被反向器531反向以產(chǎn)生一反向低擺幅時鐘信號CKB，且反向器533接著將反向低擺幅時鐘信號CKB反向以產(chǎn)生時鐘信號CKl。與圖3所示的觸發(fā)器400相似，觸發(fā)器500是由低擺幅時鐘信號CK以及CKB控制。觸發(fā)器500可包括反向器501，503，505，以及507，兩個傳遞門電路502以及506，以及兩個鎖存電路504以及508，其中，觸發(fā)器500中的PMOS晶體管511以及521、反向器514以及524、以及節(jié)點525與觸發(fā)器400中的PMOS晶體管411以及421、反向器414以及424、以及節(jié)點425相似。在某些實施例中，反向器501，503，505，以及507可以被省略。觸發(fā)器500進一步包括輸入電路MO，輸入電路540用于使能鎖存電路 508以于節(jié)點5 加速產(chǎn)生輸出信號。輸入電路540耦接于節(jié)點516以及節(jié)點5 之間，其包括兩個NMOS晶體管Ml以及M2。NMOS晶體管Ml的柵極耦接于節(jié)點516，漏極耦接于節(jié)點526。NMOS晶體管542耦接于NMOS晶體管541的源極以及地電壓DVSS之間，且NMOS 晶體管542的柵極耦接于低擺幅時鐘信號CK。當(dāng)節(jié)點516以及低擺幅時鐘信號CK的電壓均位于邏輯高電平時，NMOS晶體管Ml以及542被開啟以將節(jié)點5 的電壓降低至地電壓 DVSS，從而加速產(chǎn)生輸出信號至節(jié)點526。在某些實施例中，NMOS晶體管Ml以及542的位置可以被互換，且NMOS晶體管Ml的柵極仍然耦接于節(jié)點516，且NMOS晶體管542的柵極仍然耦接于低擺幅時鐘信號CK。請參考圖5B，圖5B為本發(fā)明另一實施例的包括一個可加快信號產(chǎn)生速度的輸入電路M0’的觸發(fā)器510的電路圖。觸發(fā)器510具有與圖5A所示的觸發(fā)器500相類似的電路結(jié)構(gòu)。觸發(fā)器500以及觸發(fā)器510中相似的電路元件具有相同的附圖標(biāo)記。觸發(fā)器510 以及觸發(fā)器500的不同之處在于輸入電路MO’與圖5A的輸入電路540不同，其中，輸入電路討0’使能鎖存電路508以加速產(chǎn)生輸出信號至節(jié)點526。輸入電路M0’耦接于節(jié)點515以及節(jié)點5 之間，且包含PMOS晶體管Ml，以及NMOS晶體管M2，。PMOS晶體管Ml，的柵極耦接于節(jié)點515，源極耦接于節(jié)點526。NMOS晶體管M2’耦接于PMOS晶體管Ml’的漏極以及地電壓DVSS之間，且NMOS晶體管M2’的柵極耦接于低擺幅時鐘信號CK。當(dāng)節(jié)點 515的電壓位于邏輯低電平，且低擺幅時鐘信號CK位于邏輯高電平，PMOS晶體管Ml’以及 NMOS晶體管M2’皆被開啟以將節(jié)點526的電壓降低至地電壓DVSS，從而加速產(chǎn)生輸出信號至節(jié)點526。因此，圖5A所示的輸入電路MO的NMOS晶體管541可以由圖5B所示的輸入電路M0，的PMOS晶體管Ml，來替代。在某些實施例中，晶體管Ml，以及M2，的位置可以互換，且PMOS晶體管Ml’的柵極仍然耦接于節(jié)點515，以及NMOS晶體管M2’的柵極仍然耦接于低擺幅時鐘信號CK。請參考圖5C，圖5C為本發(fā)明一實施例的包括兩個可加快信號產(chǎn)生速度的輸入電路MO以及550的觸發(fā)器520的電路圖。觸發(fā)器520具有與圖5A所示的觸發(fā)器500相似的電路結(jié)構(gòu)。觸發(fā)器500以及觸發(fā)器520中相似的電路元件具有相同的附圖標(biāo)記。觸發(fā)器 520以及觸發(fā)器500的不同之處在于輸入電路550，輸入電路550使能鎖存電路504以加速產(chǎn)生已反向的數(shù)據(jù)信號至節(jié)點516。輸入電路550耦接于節(jié)點509以及節(jié)點516之間，且包括兩個NMOS晶體管551以及552。NMOS晶體管551的柵極耦接于節(jié)點509，漏極耦接于節(jié)點516。匪OS晶體管552耦接于匪OS晶體管551的源極以及地電壓DVSS之間，且匪OS晶體管552的柵極耦接于反向低擺幅時鐘信號CKB。當(dāng)節(jié)點509的電壓以及反向低擺幅時鐘信號CKB均位于邏輯高電平，NMOS晶體管551以及552均開啟以將節(jié)點516的電壓降低至地電壓DVSS，從而加速產(chǎn)生已反向的數(shù)據(jù)信號至節(jié)點516。在某些實施例中，NMOS晶體管 541以及M2的位置可以互換，且NMOS晶體管Ml的柵極仍然耦接于節(jié)點516，NMOS晶體管M2的柵極仍然耦接于低擺幅時鐘信號CK。在某些實施例中，NMOS晶體管551以及552 的位置可以互換，且NMOS晶體管551的柵極仍然耦接于節(jié)點509，NMOS晶體管552的柵極仍然耦接于反向低擺幅時鐘信號CKB。請參考圖5D，圖5D為本發(fā)明另一實施例的包括兩個可加快信號產(chǎn)生速度的輸入電路MO以及550’的觸發(fā)器530的電路圖。觸發(fā)器530具有與圖5A所示的觸發(fā)器500相似的電路結(jié)構(gòu)。觸發(fā)器500以及觸發(fā)器530中相似的電路元件具有相同的附圖標(biāo)記。觸發(fā)器530以及觸發(fā)器500的不同之處在于輸入電路550’，輸入電路550’使能鎖存電路504以加速產(chǎn)生已反向的數(shù)據(jù)信號至節(jié)點516。輸入電路550’耦接于節(jié)點519以及節(jié)點516之間，且包括PMOS晶體管551，以及NMOS晶體管552，。PMOS晶體管551，的柵極耦接于節(jié)點 519，源極耦接于節(jié)點516。NMOS晶體管552’耦接于PMOS晶體管551’的漏極以及地電壓 DVSS之間，且NMOS晶體管552’的柵極耦接于反向低擺幅時鐘信號CKB。當(dāng)節(jié)點519的電壓位于邏輯低電平且反向低擺幅時鐘信號CKB位于邏輯高電平，PMOS晶體管551’以及NMOS 晶體管552’均開啟以將節(jié)點516的電壓降低至地電壓DVSS，從而加速產(chǎn)生輸出信號至節(jié)點 516。因此，圖5C所示的輸入電路550的NMOS晶體管551可以被替換為圖5D所示的輸入電路550，的PMOS晶體管551，。在某些實施例中，NMOS晶體管Ml以及M2的位置可以互換，且NMOS晶體管Ml的柵極仍然耦接于節(jié)點516，以及NMOS晶體管542的柵極仍然耦接于低擺幅時鐘信號CK。在某些實施例中，晶體管551’以及552’的位置可以互換，且PMOS 晶體管551’的柵極仍然耦接于節(jié)點519，以及NMOS晶體管552’的柵極仍然耦接反向低擺幅時鐘信號CKB。
圖5E為本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器560的電路圖。圖5F為本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器570的電路圖。除了觸發(fā)器520的輸入電路540被替換為圖5B的輸入電路M0，外，圖5E所示的觸發(fā)器560具有與圖5C所示的觸發(fā)器520相似的電路結(jié)構(gòu)。除了觸發(fā)器530的輸入電路540被替換為圖5B的輸入電路 540’，圖5F所示的觸發(fā)器570具有與圖5D所示的觸發(fā)器530相似的電路結(jié)構(gòu)。在某些實施例中，晶體管Ml，以及M2，的位置可以互換，且PMOS晶體管Ml，的柵極仍然耦接于節(jié)點515，以及NMOS晶體管M2’的柵極仍然耦接于低擺幅時鐘信號CK。在某些實施例中，圖 5E中的NMOS晶體管551以及552的位置可以互換，且NMOS晶體管551的柵極仍然耦接于節(jié)點509，以及NMOS晶體管552的柵極仍然耦接于反向低擺幅時鐘信號CKB。在某些實施例中，圖5F中的晶體管551，以及552，的位置可以互換，且PMOS晶體管551，的柵極仍然耦接于節(jié)點519，以及NMOS晶體管552’的柵極仍然耦接于反向低擺幅時鐘信號CKB。圖5G為本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器580的電路圖。圖5H為本發(fā)明另一實施例的包括兩個輸入電路的觸發(fā)器590的電路圖。除了觸發(fā)器570的輸入電路陽0，以及M0，分別被替換為圖5G的輸入電路582以及584外，圖5G所示的觸發(fā)器 580具有與圖5F所示的觸發(fā)器570相似的電路結(jié)構(gòu)。輸入電路582包括NMOS晶體管586。 NMOS晶體管586耦接于輸入節(jié)點519以及節(jié)點516之間，且NMOS晶體管586的柵極耦接于反向低擺幅時鐘信號CKB。當(dāng)反向低擺幅時鐘信號CKB位于邏輯高電平時，NMOS晶體管 586被開啟以耦接于節(jié)點519與節(jié)點516，從而加速節(jié)點519以及516之間的信號傳輸。輸入電路584包括NMOS晶體管588。NMOS晶體管588耦接于節(jié)點515以及節(jié)點5 之間，且 NMOS晶體管588的柵極耦接于低擺幅時鐘信號CK。當(dāng)?shù)蛿[幅時鐘信號CK位于邏輯高電平， NMOS晶體管588被開啟以耦接于節(jié)點515與節(jié)點526，從而加速節(jié)點515以及5 之間的信號傳輸。除了圖5G所示的觸發(fā)器580的輸入電路582及584的NMOS晶體管586及588 分別被替換為圖5H的輸入電路582，及584，的PMOS晶體管586，及588，外，圖5H所示的觸發(fā)器590具有與圖5G所示的觸發(fā)器580相似的電路結(jié)構(gòu)。當(dāng)?shù)蛿[幅時鐘信號CK位于邏輯低電平，PMOS晶體管586’被開啟以耦接于節(jié)點519與節(jié)點516，從而加速節(jié)點519以及 516之間的信號傳輸。當(dāng)反向低擺幅時鐘信號CKB位于邏輯低電平，PMOS晶體管588’被開啟以耦接于節(jié)點515與節(jié)點526，從而加速節(jié)點515以及5 之間的信號傳輸。在某些實施例中，圖5A至圖5H所示的鎖存電路504中的NMOS晶體管512以及 513可以被替換為圖4所示的鎖存電路404’中的NMOS晶體管412’以及413’。且圖5A至圖5H所示的鎖存電路508中的NMOS晶體管522以及523可以被替換為圖4所示的鎖存電路408，中的NMOS晶體管422，以及423，。請參考圖6，圖6為本發(fā)明另一實施例的接收復(fù)位信號(reset bar signal)的觸發(fā)器600的電路圖。觸發(fā)器600具有與圖5G所示的觸發(fā)器580相似的電路結(jié)構(gòu)以及電路功能。低擺幅時鐘信號CK振蕩并且可以被反向器631反向以產(chǎn)生一反向低擺幅時鐘信號 CKB，且反向器633接著將反向低擺幅時鐘信號CKB反向以產(chǎn)生時鐘信號CKl。在一實施例中，觸發(fā)器600包括反向器601，603，605，以及607，兩個傳遞門電路602以及606，以及兩個鎖存電路604以及608。在某些實施例中，反向器601，603，605，以及607可以被省略。 當(dāng)復(fù)位信號RB位于邏輯低電平時，復(fù)位信號RB被用于將輸出節(jié)點Q的輸出電壓復(fù)位至邏輯低電壓。根據(jù)本實施例，傳遞門電路602為NMOS晶體管，其耦接于接收節(jié)點609以及節(jié)點615之間，具有一耦接于反向低擺幅時鐘信號CKB的柵極。傳遞門電路602接收來自接收節(jié)點609的數(shù)據(jù)信號，并于反向低擺幅時鐘信號CKB位于邏輯高電平時，將來自接收節(jié)點 609的數(shù)據(jù)信號傳遞至節(jié)點615。當(dāng)反向低擺幅時鐘信號CKB位于邏輯高電平時，傳遞門電路602(NM0S晶體管)被開啟以將來自接收節(jié)點609的數(shù)據(jù)信號傳遞至節(jié)點615。鎖存電路604耦接于節(jié)點615以及節(jié)點616之間，當(dāng)復(fù)位信號RB位于邏輯高電平時，接收來自節(jié)點615的數(shù)據(jù)信號，并將此數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至節(jié)點616。根據(jù)本實施例，傳遞門電路606為NMOS晶體管，耦接于節(jié)點616以及節(jié)點625之間，具有耦接于低擺幅時鐘信號CK的柵極，并于低擺幅時鐘信號CK位于邏輯高電平時，將來自節(jié)點616的已處理的數(shù)據(jù)信號傳遞至節(jié)點625。當(dāng)?shù)蛿[幅時鐘信號CK位于邏輯高電平，傳遞門電路606 (NM0S 晶體管)被開啟以將來自節(jié)點616的已處理的數(shù)據(jù)信號傳遞至節(jié)點625。鎖存電路608耦接于節(jié)點625以及節(jié)點6 之間，從節(jié)點625接收已處理的數(shù)據(jù)信號，并于復(fù)位信號RB位于邏輯高電平時，將已處理的數(shù)據(jù)信號反向以產(chǎn)生一輸出信號至節(jié)點626，且于復(fù)位信號RB 位于邏輯低電平時，產(chǎn)生一邏輯高電壓至節(jié)點626。當(dāng)復(fù)位信號RB位于邏輯低電平時，鎖存電路608產(chǎn)生一邏輯高電壓以作為節(jié)點6 上的輸出信號，且反向器603將節(jié)點6 上的邏輯高電壓反向以產(chǎn)生一邏輯低電壓至輸出節(jié)點Q。鎖存電路608具有與圖5G所示的鎖存電路508和輸入電路584的組合相似的電路結(jié)構(gòu)。鎖存電路608以及鎖存電路508和輸入電路584的組合的不同之處在于鎖存電路608具有與非(NAND)門624。與非門6M對復(fù)位信號RB以及來自節(jié)點625的已處理的數(shù)據(jù)信號執(zhí)行與非操作，以產(chǎn)生一輸出信號至節(jié)點626。因此，當(dāng)復(fù)位信號RB位于邏輯低電平，鎖存電路608產(chǎn)生一邏輯高電壓作為輸出信號輸出至節(jié)點626。鎖存電路604具有與圖5G所示的鎖存電路504和輸入電路582的組合相似的電路結(jié)構(gòu)。鎖存電路604以及鎖存電路504和輸入電路582的組合的不同之處在于鎖存電路604具有或非(NOR)門614?；蚍情T614對已反向的復(fù)位信號以及來自節(jié)點615的數(shù)據(jù)信號執(zhí)行或非操作，以產(chǎn)生已處理的數(shù)據(jù)信號至節(jié)點616。因此，當(dāng)復(fù)位信號RB位于邏輯高電平，或非門614可以作為一個反向器來反向來自節(jié)點615的數(shù)據(jù)信號，以產(chǎn)生已處理的數(shù)據(jù)信號至節(jié)點616。鎖存電路604以及鎖存電路504和輸入電路582的組合的另一個不同之處在于鎖存電路604的NMOS晶體管617耦接于節(jié)點616以及NMOS晶體管618的漏極之間。NMOS晶體管617的柵極耦接于復(fù)位信號RB。當(dāng)復(fù)位信號RB位于邏輯低電平，NMOS 晶體管617被關(guān)閉以斷開從節(jié)點619至節(jié)點616的數(shù)據(jù)路徑。當(dāng)復(fù)位信號RB位于邏輯高電平，并且有一個新的輸入信號D輸入時，反向低擺幅時鐘信號CKB可以位于邏輯高電平，且低擺幅時鐘信號CK可以位于邏輯低電平。接著，傳遞門電路(NM0S晶體管)602將數(shù)據(jù)信號從接收節(jié)點609傳遞至鎖存電路604的節(jié)點615， NMOS晶體管613切斷鎖存電路604的反饋路徑，傳遞門電路(NM0S晶體管)606被關(guān)閉，且 NMOS晶體管623保持或建立鎖存電路608的反饋路徑。接著，鎖存電路604從節(jié)點615接收數(shù)據(jù)信號，以及將該數(shù)據(jù)信號反向以產(chǎn)生一已反向的數(shù)據(jù)信號至節(jié)點616。因為傳遞門電路606被關(guān)閉，鎖存電路608將鎖存上一階段的已反向的數(shù)據(jù)信號，而不是接收對應(yīng)于新的輸入信號D的已反向的數(shù)據(jù)信號。因此，輸出節(jié)點Q的已反向的輸出信號的值將等于上一個輸入信號的值，而不是新的輸入信號D的值。接下來，反向低擺幅時鐘信號CKB可以被改變?yōu)槲挥谶壿嫷碗娖角业蛿[幅時鐘信號CK可位于邏輯高電平。接著，傳遞門電路602被關(guān)閉，NMOS晶體管613保持或建立鎖存電路604的反饋路徑，傳遞門電路606將來自節(jié)點616 的已反向的數(shù)據(jù)信號傳遞至鎖存電路608的節(jié)點625，且NMOS晶體管623切斷鎖存電路608 的反饋路徑。鎖存電路608接著反向已反向的數(shù)據(jù)信號以產(chǎn)生一輸出信號至節(jié)點626。反向器603接著將節(jié)點擬6的輸出信號反向以產(chǎn)生一已反向的輸出信號至輸出節(jié)點Q，且輸出節(jié)點Q的該已反向的輸出信號的值等于新的輸入信號D的值。當(dāng)復(fù)位信號RB位于邏輯低電平，鎖存電路608產(chǎn)生一邏輯高電壓至節(jié)點626，接著，輸出節(jié)點Q上的信號的值被復(fù)位為邏輯低電平。在某些實施例中，圖6所示的鎖存電路604的NMOS晶體管612以及613可以被替換為圖4所示的鎖存電路404’的NMOS晶體管412’以及413’。且圖6所示的鎖存電路608 的NMOS晶體管622以及623可以被替換為圖4所示的鎖存電路408’的NMOS晶體管422’ 以及423，。請參考圖7，圖7為本發(fā)明另一實施例的接收設(shè)置信號(set bar signal)的觸發(fā)器700的電路圖。觸發(fā)器700具有與圖5G所示的觸發(fā)器580相似的電路結(jié)構(gòu)以及電路功能。 低擺幅時鐘信號CK振蕩并且可以被反向器731反向以產(chǎn)生一反向低擺幅時鐘信號CKB，且反向器733接著將反向低擺幅時鐘信號CKB反向以產(chǎn)生時鐘信號CKl。在一實施例中，觸發(fā)器700包括反向器701，703，705，以及707，兩個傳遞門電路702以及706，以及兩個鎖存電路704以及708。在某些實施例中，反向器701，703，705，以及707可以被省略。當(dāng)設(shè)置信號SB位于邏輯低電平時，設(shè)置信號SB被用于將輸出節(jié)點Q的輸出電壓設(shè)置為邏輯高電壓。 根據(jù)本實施例，傳遞門電路702為NMOS晶體管，其耦接于接收節(jié)點709以及節(jié)點715之間， 具有一耦接于反向低擺幅時鐘信號CKB的柵極，傳遞門電路702接收來自接收節(jié)點709的數(shù)據(jù)信號，并于反向低擺幅時鐘信號CKB位于邏輯高電平時，將來自接收節(jié)點709的數(shù)據(jù)信號傳遞至節(jié)點715。當(dāng)反向低擺幅時鐘信號CKB位于邏輯高電平時，傳遞門電路702 (NM0S 晶體管)被開啟以將來自接收節(jié)點709的數(shù)據(jù)信號傳遞至節(jié)點715。鎖存電路704耦接于節(jié)點715以及節(jié)點716之間，當(dāng)設(shè)置信號SB位于邏輯高電平時，接收來自節(jié)點715的數(shù)據(jù)信號，并將此數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至節(jié)點716。且當(dāng)設(shè)置信號SB位于邏輯低電平時，鎖存電路704產(chǎn)生一邏輯高電壓作為已處理的數(shù)據(jù)信號傳輸至節(jié)點716。根據(jù)本實施例，傳遞門電路706為NMOS晶體管，耦接于節(jié)點716以及節(jié)點725之間，具有耦接于低擺幅時鐘信號CK的柵極，并于低擺幅時鐘信號CK位于邏輯高電平時，將來自節(jié)點716的已處理的數(shù)據(jù)信號傳遞至節(jié)點725。當(dāng)?shù)蛿[幅時鐘信號CK位于邏輯高電平時，傳遞門電路 706(NM0S晶體管)被開啟以將來自節(jié)點716的已處理的數(shù)據(jù)信號傳遞至節(jié)點725。鎖存電路708耦接于節(jié)點725以及節(jié)點7 之間，從節(jié)點725接收已處理的數(shù)據(jù)信號，并于設(shè)置信號SB位于邏輯高電平時，將已處理的數(shù)據(jù)信號反向以產(chǎn)生一輸出信號至節(jié)點726。當(dāng)設(shè)置信號SB位于邏輯低電平時，鎖存電路704產(chǎn)生一邏輯高電壓以作為已處理的數(shù)據(jù)信號輸出至節(jié)點716，鎖存電路708產(chǎn)生一邏輯低電壓以作為輸出信號輸出至節(jié)點726，且反向器703 將節(jié)點7 上的邏輯低電壓反向以產(chǎn)生一邏輯高電壓至輸出節(jié)點Q。鎖存電路704具有與圖5G所示的鎖存電路504和輸入電路582的組合相似的電路結(jié)構(gòu)。鎖存電路704以及鎖存電路504和輸入電路582的組合的不同之處在于鎖存電路704具有與非門714。與非門714對設(shè)置信號SB以及來自節(jié)點715的數(shù)據(jù)信號執(zhí)行一與非操作，以產(chǎn)生一已處理的數(shù)據(jù)信號至節(jié)點716。因此，當(dāng)設(shè)置信號SB位于邏輯低電平時，鎖存電路704產(chǎn)生一邏輯高電壓以作為已處理的數(shù)據(jù)信號輸出至節(jié)點716。鎖存電路704 以及鎖存電路504和輸入電路582的組合的另一個不同之處在于鎖存電路704的NMOS晶體管717耦接于節(jié)點716以及NMOS晶體管718的漏極之間。NMOS晶體管717的柵極耦接于設(shè)置信號SB。當(dāng)設(shè)置信號SB位于邏輯低電平時，NMOS晶體管717被關(guān)閉以斷開從節(jié)點 719至節(jié)點716的數(shù)據(jù)路徑。鎖存電路708具有與圖5G所示的鎖存電路508和輸入電路584的組合相似的電路結(jié)構(gòu)。鎖存電路708以及鎖存電路508和輸入電路584的組合的不同之處在于鎖存電路708具有或非門724?；蚍情T7M對已反向的設(shè)置信號以及來自節(jié)點725的已處理的數(shù)據(jù)信號執(zhí)行或非操作，以產(chǎn)生一輸出信號至節(jié)點726。因此，當(dāng)設(shè)置信號SB位于邏輯高電平時，或非門7M作為一個反向器來反向來自節(jié)點725的已處理的數(shù)據(jù)信號，以產(chǎn)生輸出信號至節(jié)點7沈。當(dāng)設(shè)置信號SB位于邏輯高電平，并且有一個新的輸入信號D輸入時，反向低擺幅時鐘信號CKB可以位于邏輯高電平，且低擺幅時鐘信號CK可以位于邏輯低電平。接著，傳遞門電路(NM0S晶體管)702將數(shù)據(jù)信號從接收節(jié)點709傳遞至鎖存電路704的節(jié)點715， NMOS晶體管713切斷鎖存電路704的反饋路徑，傳遞門電路(NM0S晶體管)706被關(guān)閉，且 NMOS晶體管723保持或建立鎖存電路608的反饋路徑。接著，鎖存電路704從節(jié)點715接收數(shù)據(jù)信號，以及將該數(shù)據(jù)信號反向以產(chǎn)生一已反向的數(shù)據(jù)信號至節(jié)點716。因為傳遞門電路706被關(guān)閉，鎖存電路708將鎖存上一階段的已反向的數(shù)據(jù)信號，而不是接收對應(yīng)于新的輸入信號D的已反向的數(shù)據(jù)信號。因此，輸出節(jié)點Q的已反向的輸出信號的值將等于上一個輸入信號的值，而不是新的輸入信號D的值。接下來，反向低擺幅時鐘信號CKB可以被改變?yōu)槲挥谶壿嫷碗娖角业蛿[幅時鐘信號CK可位于邏輯高電平。接著，傳遞門電路702被關(guān)閉，NMOS晶體管713保持或建立鎖存電路704的反饋路徑，傳遞門電路706將來自節(jié)點716 的已反向的數(shù)據(jù)信號傳遞至鎖存電路708的節(jié)點725，且NMOS晶體管723切斷鎖存電路708 的反饋路徑。鎖存電路708接著反向已反向的數(shù)據(jù)信號以產(chǎn)生一輸出信號至節(jié)點726。反向器703接著將節(jié)點726的輸出信號反向以產(chǎn)生一已反向的輸出信號至輸出節(jié)點Q，且輸出節(jié)點Q的該已反向的輸出信號的值等于新的輸入信號D的值。當(dāng)設(shè)置信號SB位于邏輯低電平，鎖存電路708產(chǎn)生一邏輯低電壓以作為輸出信號輸出至節(jié)點726，接著，輸出節(jié)點Q 上的信號的值被設(shè)置為邏輯高電平。在某些實施例中，圖7所示的鎖存電路704的NMOS晶體管712以及713可以被替換為圖4所示的鎖存電路404’的NMOS晶體管412’以及413’。且圖7所示的鎖存電路708 的NMOS晶體管722以及723可以被替換為圖4所示的鎖存電路408’的NMOS晶體管422’ 以及423，。請參考圖8，圖8為本發(fā)明另一實施例的接收復(fù)位信號以及設(shè)置信號的觸發(fā)器800 的電路圖。低擺幅時鐘信號CK振蕩并且可以被反向器831反向以產(chǎn)生一反向低擺幅時鐘信號CKB，且反向器833接著將反向低擺幅時鐘信號CKB反向以產(chǎn)生時鐘信號CKl。在一實施例中，觸發(fā)器800包含反向器801，803，805以及807，兩個傳遞門電路802以及806，以及兩個鎖存電路804以及808。在某些實施例中，反向器801，803，805以及807可以被省略。 當(dāng)復(fù)位信號RB位于邏輯低電平時，復(fù)位信號RB被用于將輸出節(jié)點Q的輸出電壓復(fù)位至邏輯低電壓。當(dāng)設(shè)置信號SB位于邏輯低電平時，設(shè)置信號SB被用于將輸出節(jié)點Q的輸出電壓設(shè)置為邏輯高電壓。根據(jù)本實施例，傳遞門電路802為NMOS晶體管，其耦接于接收節(jié)點 809以及節(jié)點815之間，具有一耦接于反向低擺幅時鐘信號CKB的柵極，傳遞門電路802接收來自接收節(jié)點809的數(shù)據(jù)信號，并于反向低擺幅時鐘信號CKB位于邏輯高電平時，將來自接收節(jié)點809的數(shù)據(jù)信號傳遞至節(jié)點815。當(dāng)反向低擺幅時鐘信號CKB位于邏輯高電平時， 傳遞門電路802 (NM0S晶體管)被開啟以將來自接收節(jié)點809的數(shù)據(jù)信號傳遞至節(jié)點815。 觸發(fā)器800的鎖存電路804具有與圖7所示的觸發(fā)器700鎖存電路704相似的電路結(jié)構(gòu)以及電路功能。鎖存電路804耦接于節(jié)點815以及節(jié)點816之間，接收來自節(jié)點815的數(shù)據(jù)信號，當(dāng)設(shè)置信號SB位于邏輯高電平時，將此數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至節(jié)點816，并且當(dāng)設(shè)置信號SB位于邏輯低電平時，產(chǎn)生一邏輯高電壓作為已處理的數(shù)據(jù)信號輸出至節(jié)點816。根據(jù)本實施例，傳遞門電路806為NMOS晶體管，其耦接于接收節(jié)點816以及節(jié)點825之間，具有一耦接于低擺幅時鐘信號CK的柵極，于低擺幅時鐘信號CK位于邏輯高電平時，將來自接收節(jié)點816的已處理的數(shù)據(jù)信號傳遞至節(jié)點825。當(dāng)?shù)蛿[幅時鐘信號 CK位于邏輯高電平時，傳遞門電路806 (NM0S晶體管)被開啟以將來自節(jié)點816的已處理的數(shù)據(jù)信號傳遞至節(jié)點825。觸發(fā)器800的鎖存電路808具有與圖6所示的觸發(fā)器600的鎖存電路608相似的電路結(jié)構(gòu)以及電路功能。鎖存電路808耦接于節(jié)點825以及節(jié)點擬6之間，從節(jié)點825接收已處理的數(shù)據(jù)信號，于復(fù)位信號RB位于邏輯高電平時，將已處理的數(shù)據(jù)信號反向以產(chǎn)生一輸出信號至節(jié)點826，并于復(fù)位信號RB位于邏輯低電平時，產(chǎn)生一邏輯高電壓以作為輸出信號輸出至節(jié)點826。當(dāng)復(fù)位信號RB位于邏輯低電平時，鎖存電路808 產(chǎn)生一邏輯高電壓以作為輸出信號輸出至節(jié)點826，且反向器803將節(jié)點擬6上的邏輯高電壓反向以產(chǎn)生一邏輯低電壓至輸出節(jié)點Q。當(dāng)設(shè)置信號SB位于邏輯低電平時，鎖存電路 804產(chǎn)生一邏輯高電壓以作為已處理的數(shù)據(jù)信號輸出至節(jié)點816，且鎖存電路808接著反向該已處理的數(shù)據(jù)信號以產(chǎn)生一邏輯低電壓作為輸出信號輸出至節(jié)點826，反向器803將節(jié)點擬6上的邏輯低電壓反向以產(chǎn)生一邏輯高電壓至輸出節(jié)點Q。鎖存電路804具有與圖7所示的鎖存電路704相似的電路結(jié)構(gòu)。鎖存電路804包括與非門814，與非門814耦接于節(jié)點815以及節(jié)點816之間。與非門816對設(shè)置信號SB 以及來自節(jié)點815的數(shù)據(jù)信號執(zhí)行一與非操作，以產(chǎn)生一已處理的數(shù)據(jù)信號至節(jié)點816。因此，當(dāng)設(shè)置信號SB位于邏輯低電平時，鎖存電路804產(chǎn)生一邏輯高電壓以作為已處理的數(shù)據(jù)信號輸出至節(jié)點816。鎖存電路808具有與圖6所示的鎖存電路608相似的電路結(jié)構(gòu)。 鎖存電路808包括與非門824。與非門擬4對復(fù)位信號RB以及來自節(jié)點825的已處理的數(shù)據(jù)信號執(zhí)行與非操作，以產(chǎn)生一輸出信號至節(jié)點826。因此，當(dāng)復(fù)位信號RB位于邏輯低電平時，鎖存電路808產(chǎn)生一邏輯高電壓作為輸出信號輸出至節(jié)點826。當(dāng)設(shè)置信號SB以及復(fù)位信號RB皆位于邏輯高電平，并且有一個新的輸入信號D 輸入時，反向低擺幅時鐘信號CKB可以位于邏輯高電平，且低擺幅時鐘信號CK可以位于邏輯低電平。接著，傳遞門電路(NM0S晶體管)802將數(shù)據(jù)信號從接收節(jié)點809傳遞至鎖存電路804的節(jié)點815，NMOS晶體管813切斷鎖存電路804的反饋路徑，傳遞門電路(NM0S晶體管)806被關(guān)閉，且NMOS晶體管擬9保持或建立鎖存電路808的反饋路徑。接著，鎖存電路804從節(jié)點815接收數(shù)據(jù)信號，以及將該數(shù)據(jù)信號反向以產(chǎn)生一已反向的數(shù)據(jù)信號至節(jié)點815。因為傳遞門電路806被關(guān)閉，鎖存電路808將鎖存上一階段的已反向的數(shù)據(jù)信號， 而不是接收對應(yīng)于新的輸入信號D的已反向的數(shù)據(jù)信號。因此，輸出節(jié)點Q的已反向的輸出信號的值將等于上一個輸入信號的值，而不是新的輸入信號D的值。接下來，反向低擺幅時鐘信號CKB可以被改變?yōu)槲挥谶壿嫷碗娖角业蛿[幅時鐘信號CK可位于邏輯高電平。接著，傳遞門電路802被關(guān)閉，NMOS晶體管813保持或建立鎖存電路804的反饋路徑，傳遞門電路806將來自節(jié)點816的已反向的數(shù)據(jù)信號傳遞至鎖存電路808的節(jié)點825，且NMOS晶體管8 切斷鎖存電路808的反饋路徑。鎖存電路808接著反向已反向的數(shù)據(jù)信號以產(chǎn)生一輸出信號至節(jié)點826。反向器803接著將節(jié)點擬6的輸出信號反向以產(chǎn)生一已反向的輸出信號至輸出節(jié)點Q，且輸出節(jié)點Q的該已反向的輸出信號的值等于新的輸入信號D的值。 當(dāng)復(fù)位信號RB位于邏輯低電平，鎖存電路808產(chǎn)生一邏輯高電壓至節(jié)點826，接著，輸出節(jié)點Q上的信號的值被復(fù)位為邏輯低電平。當(dāng)設(shè)置信號SB位于邏輯低電平，復(fù)位信號RB位于邏輯高電平，且低擺幅時鐘信號CK位于邏輯高電平時，鎖存電路804產(chǎn)生一邏輯高電壓作為信號輸出至節(jié)點816，傳遞門電路806將來自節(jié)點816的信號傳遞至鎖存電路808的節(jié)點825，接著，鎖存電路808反向該信號以產(chǎn)生一邏輯低電壓至節(jié)點擬6以作為輸出信號，且將輸出節(jié)點Q上的信號的值設(shè)值為邏輯高電平。在某些實施例中，圖8所示的鎖存電路804的NMOS晶體管818以及813可以被圖4所示的鎖存電路404’的NMOS晶體管412’以及413’所替代。且圖8所示的鎖存電路 808的NMOS晶體管828以及8 可以被圖4所示的鎖存電路408，的NMOS晶體管422，以及423，所替代。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的范圍內(nèi)，可以做一些改動，因此本發(fā)明的保護范圍應(yīng)與權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，所述觸發(fā)器包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，將所述數(shù)據(jù)信號反向以產(chǎn)生已反向的數(shù)據(jù)信號至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，以及當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已反向的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，將所述已反向的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至所述第四節(jié)點。
2.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述第一鎖存電路包含第一反向器，耦接于所述第一節(jié)點以及所述第二節(jié)點之間，將所述數(shù)據(jù)信號反向以產(chǎn)生所述已反向的數(shù)據(jù)信號至所述第二節(jié)點；第一 PMOS晶體管，耦接于電壓源以及所述第一節(jié)點之間，具有耦接于所述第二節(jié)點的柵極；第三NMOS晶體管，具有耦接于所述第一節(jié)點的漏極，以及具有耦接于所述第二節(jié)點的柵極；以及第四NMOS晶體管，耦接于所述第三NMOS晶體管的源極以及地電壓之間，具有耦接于所述低擺幅時鐘信號的柵極。
3.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述第二鎖存電路包含第二反向器，耦接于所述第三節(jié)點以及所述第四節(jié)點之間，將所述已反向的數(shù)據(jù)信號反向以產(chǎn)生所述輸出信號至所述第四節(jié)點；第二 PMOS晶體管，耦接于電壓源以及所述第三節(jié)點之間，具有耦接于所述第四節(jié)點的柵極；第五NMOS晶體管，具有耦接于所述第三節(jié)點的漏極，以及具有耦接于所述第四節(jié)點的柵極；以及第六NMOS晶體管，耦接于所述第五NMOS晶體管的源極以及地電壓之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
4.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述第一鎖存電路包含第一反向器，耦接于所述第一節(jié)點以及所述第二節(jié)點之間，將所述數(shù)據(jù)信號反向以產(chǎn)生所述已反向的數(shù)據(jù)信號至所述第二節(jié)點；第一 PMOS晶體管，耦接于電壓源以及所述第一節(jié)點之間，具有耦接于所述第二節(jié)點的柵極；第三NMOS晶體管，具有耦接于所述第一節(jié)點的漏極，以及具有耦接于所述低擺幅時鐘信號的柵極；以及第四NMOS晶體管，耦接于所述第三NMOS晶體管的源極以及地電壓之間，具有耦接于所述第二節(jié)點的柵極。
5.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述第二鎖存電路包含第二反向器，耦接于所述第三節(jié)點以及所述第四節(jié)點之間，將所述已反向的數(shù)據(jù)信號反向以產(chǎn)生所述輸出信號至所述第四節(jié)點；第二 PMOS晶體管，耦接于電壓源以及所述第三節(jié)點之間，具有耦接于所述第四節(jié)點的柵極；第五NMOS晶體管，具有耦接于所述第三節(jié)點的漏極，以及具有耦接于所述反向低擺幅時鐘信號的柵極；以及第六NMOS晶體管，耦接于所述第五NMOS晶體管的源極以及地電壓之間，具有耦接于所述第四節(jié)點的柵極。
6.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第三反向器，耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號， 以及將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點；第四反向器，耦接于所述第四節(jié)點以及輸出節(jié)點之間，將所述輸出信號反向以產(chǎn)生已反向的輸出信號至所述輸出節(jié)點；以及第五反向器以及第六反向器，串聯(lián)耦接于所述第四節(jié)點以及反向輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號傳遞至所述反向輸出節(jié)點。
7.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第一輸入電路，耦接于所述第二節(jié)點以及所述第四節(jié)點之間，所述第一輸入電路包含第七NMOS晶體管，具有耦接于所述第四節(jié)點的漏極，以及具有耦接于所述第二節(jié)點的柵極；以及第八NMOS晶體管，耦接于所述第七NMOS晶體管的源極以及地電壓之間，具有耦接于所述低擺幅時鐘信號的柵極。
8.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第一輸入電路，耦接于所述第一節(jié)點以及所述第四節(jié)點之間，包含第三PMOS晶體管，具有耦接于所述第四節(jié)點的源極，以及具有耦接于所述第一節(jié)點的柵極；以及第八NMOS晶體管，耦接于所述第三PMOS晶體管的漏極以及地電壓之間，具有耦接于所述低擺幅時鐘信號的柵極。
9.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第二輸入電路，耦接于所述接收節(jié)點以及所述第二節(jié)點之間，包含第九NMOS晶體管，具有耦接于所述第二節(jié)點的漏極，以及具有耦接于所述接收節(jié)點的柵極；以及第十NMOS晶體管，耦接于所述第九NMOS晶體管的源極以及地電壓之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
10.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第三反向器以及第二輸入電路，其中所述第三反向器耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號，且將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點，以及所述第二輸入電路耦接于所述輸入節(jié)點以及所述第二節(jié)點之間，包含第四PMOS晶體管，具有耦接于所述第二節(jié)點的源極，以及具有耦接于所述輸入節(jié)點的柵極；以及第十NMOS晶體管，耦接于所述第四PMOS晶體管的漏極以及地電壓之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
11.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第三反向器，所述第三反向器耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號，并將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點，其中，所述觸發(fā)器進一步包含第十一 NMOS晶體管，耦接于所述輸入節(jié)點以及所述第二節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極；以及第十二 NMOS晶體管，耦接于所述第一節(jié)點以及所述第四節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極。
12.根據(jù)權(quán)利要求1所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第三反向器，所述第三反向器耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號，并將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點，其中所述觸發(fā)器進一步包含第五PMOS晶體管，耦接于所述輸入節(jié)點以及所述第二節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極；以及第六PMOS晶體管，耦接于所述第一節(jié)點以及所述第四節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
13.—種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，所述觸發(fā)器包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，從所述接收節(jié)點接收數(shù)據(jù)信號，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的所述數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，當(dāng)復(fù)位信號位于所述邏輯高電平時，將所述數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已處理的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，當(dāng)所述復(fù)位信號位于所述邏輯高電平時，將所述已處理的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至所述第四節(jié)點，以及當(dāng)所述復(fù)位信號位于邏輯低電平時，產(chǎn)生邏輯高電壓以作為所述輸出信號輸出至所述第四節(jié)點。
14.根據(jù)權(quán)利要求13所述的的觸發(fā)器，其特征在于所述復(fù)位信號被反向以得到已反向的復(fù)位信號，以及所述觸發(fā)器進一步包含第一反向器，所述第一反向器耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號，且將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點，以及所述第一鎖存電路包含或非門電路，耦接于所述第一節(jié)點以及所述第二節(jié)點之間，對所述已反向的復(fù)位信號以及所述數(shù)據(jù)信號執(zhí)行或非操作，以產(chǎn)生所述已處理的數(shù)據(jù)信號至所述第二節(jié)點；第一 PMOS晶體管，耦接于電壓源以及所述第一節(jié)點之間，具有耦接于所述第二節(jié)點的柵極；第三NMOS晶體管，具有耦接于所述第一節(jié)點的漏極，以及具有耦接于所述第二節(jié)點的柵極；第四NMOS晶體管，耦接于所述第三NMOS晶體管的源極以及地電壓之間，具有耦接于所述低擺幅時鐘信號的柵極；第五NMOS晶體管，具有耦接于所述第二節(jié)點的漏極，以及具有耦接于所述復(fù)位信號的柵極；以及第六NMOS晶體管，耦接于所述第五NMOS晶體管的源極以及所述輸入節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
15.根據(jù)權(quán)利要求13所述的的觸發(fā)器，其特征在于所述第二鎖存電路包含與非門電路，耦接于所述第三節(jié)點以及所述第四節(jié)點之間，對所述復(fù)位信號以及所述已處理的數(shù)據(jù)信號執(zhí)行與非操作，以產(chǎn)生所述輸出信號至所述第四節(jié)點；第二 PMOS晶體管，耦接于電壓源以及所述第三節(jié)點之間，具有耦接于所述第四節(jié)點的柵極；第七NMOS晶體管，具有耦接于所述第三節(jié)點的漏極，以及具有耦接于所述第四節(jié)點的柵極；第八NMOS晶體管，耦接于所述第七NMOS晶體管的源極以及地電壓之間，具有耦接于所述反向低擺幅時鐘信號的柵極；以及第九NMOS晶體管，耦接于所述第四節(jié)點以及所述第一節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極。
16.根據(jù)權(quán)利要求13所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第一反向器，耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號， 并將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點；第二反向器，耦接于所述第四節(jié)點以及輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號反向以產(chǎn)生已反向的輸出信號至所述輸出節(jié)點；以及第三反向器以及第四反向器，串聯(lián)耦接于所述第四節(jié)點以及反向輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號傳遞至所述反向輸出節(jié)點。
17.—種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，當(dāng)設(shè)置信號位于所述邏輯高電平時，將所述數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至所述第二節(jié)點；第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，以及當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已處理的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，當(dāng)所述設(shè)置信號位于所述邏輯低電平時，產(chǎn)生邏輯低電壓作為輸出信號輸出至所述第四節(jié)點。
18.根據(jù)權(quán)利要求17所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第一反向器，所述第一反向器耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號，且將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點，以及所述第一鎖存電路包含與非門電路，耦接于所述第一節(jié)點以及所述第二節(jié)點之間，對所述設(shè)置信號以及所述數(shù)據(jù)信號執(zhí)行與非操作，以產(chǎn)生所述已處理的數(shù)據(jù)信號至所述第二節(jié)點；第一 PMOS晶體管，耦接于電壓源以及所述第一節(jié)點之間，具有耦接于所述第二節(jié)點的柵極；第三NMOS晶體管，具有耦接于所述第一節(jié)點的漏極，以及具有耦接于所述第二節(jié)點的柵極；第四NMOS晶體管，耦接于所述第三NMOS晶體管的源極以及地電壓之間，具有耦接于所述低擺幅時鐘信號的柵極；第五NMOS晶體管，具有耦接于所述第二節(jié)點的漏極，以及具有耦接于所述設(shè)置信號的柵極；以及第六NMOS晶體管，耦接于所述第五NMOS晶體管的源極以及所述輸入節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
19.根據(jù)權(quán)利要求17所述的的觸發(fā)器，其特征在于所述設(shè)置信號被反向以得到已反向的設(shè)置信號，以及所述第二鎖存電路包含或非門電路，耦接于所述第三節(jié)點以及所述第四節(jié)點之間，對所述已反向的設(shè)置信號以及所述已處理的數(shù)據(jù)信號執(zhí)行或非操作，以產(chǎn)生所述輸出信號至所述第四節(jié)點；第二 PMOS晶體管，耦接于電壓源以及所述第三節(jié)點之間，具有耦接于所述第四節(jié)點的柵極；第七NMOS晶體管，具有耦接于所述第三節(jié)點的漏極，以及具有耦接于所述第四節(jié)點的柵極；第八NMOS晶體管，耦接于所述第七NMOS晶體管的源極以及地電壓之間，具有耦接于所述反向低擺幅時鐘信號的柵極；以及第九NMOS晶體管，耦接于所述第四節(jié)點以及所述第一節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極。
20.根據(jù)權(quán)利要求17所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第一反向器，耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號， 以及將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點；第二反向器，耦接于所述第四節(jié)點以及輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號反向以產(chǎn)生已反向的輸出信號至所述輸出節(jié)點；以及第三反向器以及第四反向器，串聯(lián)耦接于所述第四節(jié)點以及反向輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號傳遞至所述反向輸出節(jié)點。
21.一種觸發(fā)器，接收低擺幅時鐘信號，其中，所述低擺幅時鐘信號被反向以得到反向低擺幅時鐘信號，所述觸發(fā)器包含第一 NMOS晶體管，耦接于接收節(jié)點以及第一節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極，以及當(dāng)所述反向低擺幅時鐘信號位于邏輯高電平時，將來自所述接收節(jié)點的數(shù)據(jù)信號傳遞至所述第一節(jié)點；第一鎖存電路，耦接于所述第一節(jié)點以及第二節(jié)點之間，當(dāng)設(shè)置信號位于所述邏輯高電平時，將所述數(shù)據(jù)信號反向以產(chǎn)生已處理的數(shù)據(jù)信號至所述第二節(jié)點，以及當(dāng)所述設(shè)置信號位于邏輯低電平時，產(chǎn)生邏輯高電壓以作為所述已處理的數(shù)據(jù)信號輸出至所述第二節(jié)點第二 NMOS晶體管，耦接于所述第二節(jié)點以及第三節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極，以及當(dāng)所述低擺幅時鐘信號位于所述邏輯高電平時，將來自所述第二節(jié)點的所述已處理的數(shù)據(jù)信號傳遞至所述第三節(jié)點；以及第二鎖存電路，耦接于所述第三節(jié)點以及第四節(jié)點之間，當(dāng)復(fù)位信號位于所述邏輯高電平時，將所述已處理的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至所述第四節(jié)點，以及當(dāng)所述復(fù)位信號位于所述邏輯低電平時，產(chǎn)生邏輯高電壓以作為所述第四節(jié)點的所述輸出信號。
22.根據(jù)權(quán)利要求21所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含第一反向器，所述第一反向器耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號，且將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點，以及所述第一鎖存電路包含與非門電路，耦接于所述第一節(jié)點以及所述第二節(jié)點之間，對所述設(shè)置信號以及所述數(shù)據(jù)信號執(zhí)行與非操作，以產(chǎn)生所述已處理的數(shù)據(jù)信號至所述第二節(jié)點；第一 PMOS晶體管，耦接于電壓源以及所述第一節(jié)點之間，具有耦接于所述復(fù)位信號的柵極；第二 PMOS晶體管，耦接于所述電壓源以及所述第一節(jié)點之間，具有耦接于所述第二節(jié)點的柵極；第三NMOS晶體管，具有耦接于所述第一節(jié)點的漏極，以及具有耦接于所述復(fù)位信號的柵極；第四NMOS晶體管，具有耦接于所述第三NMOS晶體管的源極的漏極，以及具有耦接于所述第二節(jié)點的柵極；第五NMOS晶體管，耦接于所述第四NMOS晶體管的源極以及地電壓之間，具有耦接于所述低擺幅時鐘信號的柵極；第六NMOS晶體管，具有耦接于所述第二節(jié)點的漏極，以及具有耦接于所述復(fù)位信號的柵極；第七NMOS晶體管，具有耦接于所述第六NMOS晶體管的源極的漏極，以及具有耦接于所述設(shè)置信號的柵極；以及第八NMOS晶體管，耦接于所述第七NMOS晶體管的源極以及所述輸入節(jié)點之間，具有耦接于所述反向低擺幅時鐘信號的柵極。
23.根據(jù)權(quán)利要求21所述的的觸發(fā)器，其特征在于所述第二鎖存電路包含與非門電路，耦接于所述第三節(jié)點以及所述第四節(jié)點之間，對所述復(fù)位信號以及所述已處理的數(shù)據(jù)信號執(zhí)行與非操作，以產(chǎn)生所述輸出信號至所述第四節(jié)點；第三PMOS晶體管，耦接于電壓源以及所述第三節(jié)點之間，具有耦接于所述設(shè)置信號的柵極；第四PMOS晶體管，耦接于所述電壓源以及所述第三節(jié)點之間，具有耦接于所述第四節(jié)點的柵極；第九NMOS晶體管，具有耦接于所述第三節(jié)點的漏極，以及具有耦接于所述設(shè)置信號的柵極；第十NMOS晶體管，具有耦接于所述第九NMOS晶體管的源極的漏極，以及具有耦接于所述第四節(jié)點的柵極；第十一NMOS晶體管，耦接于所述第十NMOS晶體管的源極以及地電壓之間，具有耦接于所述反向低擺幅時鐘信號的柵極；以及第十二 NMOS晶體管，耦接于所述第四節(jié)點以及所述第一節(jié)點之間，具有耦接于所述低擺幅時鐘信號的柵極。
24.根據(jù)權(quán)利要求21所述的的觸發(fā)器，其特征在于所述觸發(fā)器進一步包含 第一反向器，耦接于輸入節(jié)點以及所述接收節(jié)點之間，從所述輸入節(jié)點接收輸入信號， 以及將所述輸入信號反向以產(chǎn)生所述數(shù)據(jù)信號至所述接收節(jié)點；第二反向器，耦接于所述第四節(jié)點以及輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號反向以產(chǎn)生已反向的輸出信號至所述輸出節(jié)點；以及第三反向器以及第四反向器，串聯(lián)耦接于所述第四節(jié)點以及反向輸出節(jié)點之間，將來自所述第四節(jié)點的所述輸出信號傳遞至所述反向輸出節(jié)點。
全文摘要
本發(fā)明涉及一種觸發(fā)器，接收低擺幅時鐘信號，其中，觸發(fā)器包含第一NMOS晶體管，具有耦接于所述反向低擺幅時鐘信號的柵極，當(dāng)反向低擺幅時鐘信號位于邏輯高電平時，將來自接收節(jié)點的數(shù)據(jù)信號傳遞至第一節(jié)點；第一鎖存電路，將數(shù)據(jù)信號反向以產(chǎn)生已反向的數(shù)據(jù)信號至第二節(jié)點；第二NMOS晶體管，具有耦接于低擺幅時鐘信號的柵極，當(dāng)?shù)蛿[幅時鐘信號位于邏輯高電平時，將來自第二節(jié)點的已反向的數(shù)據(jù)信號傳遞至第三節(jié)點；以及第二鎖存電路，將已反向的數(shù)據(jù)信號反向以產(chǎn)生輸出信號至第四節(jié)點。本發(fā)明所提供的觸發(fā)器，可以接收低擺幅時鐘信號，降低由時鐘信號的振蕩而導(dǎo)致的電力消耗，可以有效減少便攜設(shè)備的電力消耗，并且可以降低電路的制造成本。
文檔編號H03K3/012GK102215034SQ201110089379
公開日2011年10月12日 申請日期2011年4月11日 優(yōu)先權(quán)日2010年4月12日
發(fā)明者游永杰, 簡丞星, 許佳宜 申請人:聯(lián)發(fā)科技股份有限公司