專利名稱：延遲鎖相回路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種延遲鎖相回路(delay-locked loop，簡稱DLL)，且特別是有關(guān)于一種可防止假鎖定(false lock)的延遲鎖相回路。
背景技術(shù)：
圖I是已知的一種延遲鎖相回路100的示意圖。延遲鎖相回路100接收外來的參考時鐘信號FREF并輸出時鐘信號CKOUT給內(nèi)部電路使用。延遲鎖相回路100包括相位檢測器(phase detector) 110、回路濾波器(loop filter) 120、以及延遲鏈(delay chain) 130。相位檢測器110根據(jù)參考時鐘信號FREF和輸出時鐘信號CKOUT的相位比較輸出比較信號CMP0延遲鏈130延遲參考時鐘信號FREF以產(chǎn)生輸出時鐘信號CK0UT?；芈窞V波器120是一個低通濾波器(low-pass filter)，可濾除比較信號CMP的噪聲，同時也根據(jù)比較信號CMP控制延遲鏈130對于輸出時鐘信號CKOUT的延遲時間。
理想的延遲鎖相回路是將輸出時鐘信號CKOUT鎖定在落后參考時鐘信號FREF —個周期，也就是說，回路濾波器120應(yīng)該把延遲鏈130對于輸出時鐘信號CKOUT的延遲時間控制在一個周期的長度。但由于延遲鏈在電路啟動時的初始延遲并非固定值，如果一開始就出現(xiàn)不理想的延遲，就會造成錯誤鎖定。傳統(tǒng)延遲鎖相回路的可操作延遲范圍是如圖2所示的0. 5T至I. 5T,其中T是參考時鐘信號FREF的周期。也就是說，只要輸出時鐘信號CKOUT相對于參考時鐘信號FREF的初始延遲時間在0. 5T和I. 5T之間，例如圖2所示的CK0UT，延遲鎖相回路100就能正確地將輸出時鐘信號CKOUT的延遲時間鎖定在1T。延遲鏈130除了產(chǎn)生輸出時鐘信號CK0UT，也會產(chǎn)生五個相位時鐘信號PHS供內(nèi)部電路使用，若輸出時鐘信號CKOUT的延遲時間是X，則這五個相位時鐘信號的延遲時間分別是O、(1/4) X、(1/2) x、(3/4) X以及X。圖3繪示參考時鐘信號FREF以及正確鎖定在IT的輸出時鐘信號CK0UT-1。此時由于輸出時鐘信號CK0UT-1鎖定在正確的延遲時間，延遲鏈130產(chǎn)生的五個相位時鐘信號PHS-I也是正確的。如果輸出時鐘信號CKOUT相對于參考時鐘信號FREF的初始延遲時間在0. 5T至
1.5T這個范圍之外，就會發(fā)生錯誤鎖定。如圖2所示，如果輸出時鐘信號CKOUT的初始延遲時間在I. 5T和2. 5T之間，就會鎖定在2T。如果輸出時鐘信號CKOUT的初始延遲時間在
2.5T和3. 5T之間，就會鎖定在3T，依此類推。輸出時鐘信號CKOUT的初始延遲時間超過
I.5T所造成的錯誤鎖定稱為諧波鎖定(harmonic lock),此時相位時鐘信號也會連帶出現(xiàn)錯誤。如圖3所示，輸出時鐘信號CK0UT-2錯誤鎖定在2T，由于延遲時間的固定比例關(guān)系，其對應(yīng)的五個相位時鐘信號PHS-2是錯誤的，不堪使用。輸出時鐘信號CK0UT-3錯誤鎖定在更后面的整數(shù)倍周期，其對應(yīng)的五個相位時鐘信號PHS-3也是錯誤的。如圖2所示，如果輸出時鐘信號CKOUT的初始延遲時間小于0. 5T，就會朝向OT鎖定。這種錯誤鎖定稱為附著鎖定(stuck lock),此時延遲鏈產(chǎn)生的相位時鐘信號也會連帶發(fā)生錯誤。諧波鎖定和附著鎖定這兩種錯誤現(xiàn)象合稱為假鎖定(false lock)。

發(fā)明內(nèi)容
本發(fā)明提供一種延遲鎖相回路，可有效防止假鎖定。本發(fā)明提出一種延遲鎖相回路，此延遲鎖相回路接收一參考時鐘信號，輸出一輸出時鐘信號。此延遲鎖相回路包括一相位檢測器、一延遲鏈、一假鎖定防止電路(anti-false lock circuit)、以及一回路濾波器。相位檢測器根據(jù)參考時鐘信號與輸出時鐘信號的相位比較輸出第一比較信號。延遲鏈以不同時間延遲參考時鐘信號以產(chǎn)生多個相位時鐘信號與輸出時鐘信號。假鎖定防止電路根據(jù)參考時鐘信號與上述多個相位時鐘信號的相位比較輸出第二比較信號。回路濾波器根據(jù)第一比較信號與第二比較信號控制輸出時鐘信號的延遲時間，使輸出時鐘信號的延遲時間等于一預(yù)設(shè)值。本發(fā)明使用簡單的小面積電路防止假鎖定，而且本發(fā)明的延遲鎖相回路具有易于調(diào)整的假鎖定檢測范圍與可操作范圍。
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細(xì)說明如下。


圖I是已知的一種延遲鎖相回路的示意圖。圖2和圖3是圖I的延遲鎖相回路的時鐘信號示意圖。圖4是依照本發(fā)明一實施例的一種延遲鎖相回路的示意圖。圖5是圖4的延遲鎖相回路的比較信號和時鐘信號的示意圖。圖6是依照本發(fā)明一實施例的一種假鎖定防止電路的示意圖。圖7是依照本發(fā)明一實施例的一種信號產(chǎn)生單元的示意圖。圖8、圖9與圖10是依照本發(fā)明一實施例的一種延遲鎖相回路的信號時序圖。圖11是依照本發(fā)明另一實施例的一種假鎖定防止電路的示意圖。圖12是依照本發(fā)明另一實施例的一種假鎖定防止電路的示意圖。[主要元件標(biāo)號說明]100:延遲鎖相回路110:相位檢測器120:回路濾波器130 :延遲鏈400 :延遲鎖相回路410 :相位檢測器420:回路濾波器430 :延遲鏈440 :假鎖定防止電路601 632 :儲存單元633 :反相器640 :信號產(chǎn)生單兀710 :緩沖器720 :反相器730:與非門1100、1200 :假鎖定防止電路CKOUT, CK0UT-1 CK0UT-3 :輸出時鐘信號CMP、CMP1、CMP2 :比較信號FREF :參考時鐘信號FREF_PAFL、FREF_NAFL 時鐘信號N_AFL 附著鎖定信號02:內(nèi)部信號P_AFL:諧波鎖定信號PHS、PHS-I PHS-3、PHSl PHS12 :相位時鐘信號
RB :重置信號VCC :預(yù)設(shè)電壓
具體實施例方式圖4是依照本發(fā)明一實施例的一種延遲鎖相回路400的示意圖。延遲鎖相回路400接收參考時鐘信號FREF并輸出時鐘信號CK0UT。延遲鎖相回路400包括相位檢測器410、延遲鏈430、假鎖定防止電路440、以及回路濾波器420。相位檢測器410根據(jù)參考時鐘信號FREF與輸出時鐘信號CKOUT的相位比較輸出比較信號CMPl。延遲鏈430以 不同時間延遲參考時鐘信號FREF以產(chǎn)生多個相位時鐘信號PHS與輸出時鐘信號CK0UT，其中每一個相位時鐘信號PHS的延遲時間與輸出時鐘信號CKOUT的延遲時間都呈一個預(yù)設(shè)比例。假鎖定防止電路440根據(jù)參考時鐘信號FREF與上述多個相位時鐘信號PHS的相位比較輸出比較信號CMP2?；芈窞V波器420是濾除比較信號CMPl的噪聲的低通濾波器，同時也根據(jù)比較信號CMPl與CMP2控制延遲鏈430對于輸出時鐘信號CKOUT的延遲時間，使輸出時鐘信號CKOUT的延遲時間等于一預(yù)設(shè)值。在本實施例中，上述預(yù)設(shè)值等于參考時鐘信號FREF的周期。若有必要，也可以設(shè)定為不同的預(yù)設(shè)值?；芈窞V波器420和延遲鏈430可采用模擬或數(shù)字形式。若是模擬式，則回路濾波器420是模擬式的回路濾波器,延遲鏈430是模擬式的電壓控制延遲鏈(voltage controldelay line)。若是數(shù)字式,貝U回路濾波器420是數(shù)字回路濾波器(digital loop filter),延遲鏈430是數(shù)字控制延遲鏈(digital control delayline)。圖5繪示延遲鎖相回路400的參考時鐘信號FREF，以及比較信號CMP2的三種狀態(tài)，其中T是參考時鐘信號FREF的周期。如圖5所示，輸出時鐘信號CKOUT相對于參考時鐘信號FREF的不同延遲時間，將會使得比較信號CMP2處于附著鎖定狀態(tài)、正常狀態(tài)、或是諧波鎖定狀態(tài)之間。延遲時間具有兩個分界點，在本實施例分別是0. 66T與I. 33T，這兩個分界點定義假鎖定防止電路440的假鎖定檢測范圍。當(dāng)假鎖定防止電路440檢測到輸出時鐘信號CKOUT相對于參考時鐘信號FREF的延遲時間位于0. 66T至I. 33T的區(qū)間，則輸出正常狀態(tài)的比較信號CMP2。此時的回路濾波器420就像傳統(tǒng)的回路濾波器，會根據(jù)來自相位檢測器410的比較信號CMPl控制輸出時鐘信號CKOUT的延遲時間，使輸出時鐘信號CKOUT的延遲時間等于IT的預(yù)設(shè)值。當(dāng)假鎖定防止電路440檢測到輸出時鐘信號CKOUT相對于參考時鐘信號FREF的延遲時間大于I. 33T時，則輸出諧波鎖定狀態(tài)的比較信號CMP2，以防止諧波鎖定。此時的回路濾波器420會直接縮短輸出時鐘信號CKOUT的延遲時間，直到比較信號CMP2成為正常狀態(tài)。當(dāng)假鎖定防止電路440檢測到輸出時鐘信號CKOUT相對于參考時鐘信號FREF的延遲時間小于0. 66T時，則輸出附著鎖定狀態(tài)的比較信號CMP2，以防止附著鎖定。此時的回路濾波器420會直接延長輸出時鐘信號CKOUT的延遲時間，直到比較信號CMP2成為正常狀態(tài)。由以上說明可以看出，當(dāng)比較信號CMP2位于附著鎖定狀態(tài)或諧波鎖定狀態(tài)，則回路濾波器420依據(jù)假鎖定防止電路440的比較信號CMP2調(diào)整輸出時鐘信號CKOUT的延遲時間。當(dāng)比較信號CMP2位于正常狀態(tài)，則回路濾波器420恢復(fù)傳統(tǒng)機制，依據(jù)相位檢測器410的比較信號CMPl調(diào)整輸出時鐘信號CKOUT的延遲時間。傳統(tǒng)延遲鎖相回路的可操作范圍只有0. 5T至I. 5T，若使用本實施例的上述機制，即使輸出時鐘信號CKOUT的初始延遲時間位于0. 5T至I. 5T的范圍之外，仍然可以將輸出時鐘信號CKOUT正確鎖定在預(yù)設(shè)值1T。至于假鎖定防止電路440如何檢測輸出時鐘信號CKOUT的延遲時間和兩個分界點的相對關(guān)系，后面有詳細(xì)說明?；芈窞V波器420對于輸出時鐘信號CKOUT的延遲時間的控制機制，可以采用任何一種已知做法。例如，回路濾波器420可包括一個計數(shù)器(counter)，延遲鏈430可依據(jù)此計數(shù)器的計數(shù)值控制輸出時鐘信號CKOUT以及每一個相位時鐘信號PHS的延遲時間，計數(shù)值越大，則延遲時間越長。當(dāng)比較信號CMP2為諧波鎖定狀態(tài)，則回路濾波器420的計數(shù)器減少計數(shù)值；當(dāng)比較信號CMP2為附著鎖定狀態(tài)，則回路濾波器420的計數(shù)器增加計數(shù)值。當(dāng)輸出時鐘信號CKOUT的延遲時間進入0. 66T至I. 33T的范圍內(nèi)，比較信號CMP2隨之進入正常狀態(tài)。此時回路濾波器420以傳統(tǒng)方式依據(jù)比較信號CMPl的指示控制計數(shù)值，可以將輸出時鐘信號CKOUT的延遲時間正確鎖定在預(yù)設(shè)值1T。
圖6是依照本發(fā)明一實施例的假鎖定防止電路440的示意圖。假鎖定防止電路440包括五個儲存單元601 603、631、632、反相器633、以及信號產(chǎn)生單元640。本實施例的每一個儲存單元都是延遲觸發(fā)器(D flip-flop)，都有一個輸入端D、一個輸出端Q、一個重置端R、以及一個在圖中以小三角形標(biāo)不的觸發(fā)端。輸入端D接收輸入信號，輸出端Q輸出所屬的延遲觸發(fā)器所儲存的信號，觸發(fā)端接收用以觸發(fā)儲存動作的信號。儲存單元601 603的重置端R接收重置信號RB。在本發(fā)明的其它實施例中，儲存單元601 603、631以及632的部分或全部都可以替換成其它種具有同樣的觸發(fā)儲存與重置功能的元件，例如栓鎖器(latch)或取樣維持電路(sample-and-holdcircuit)。儲存單元601 603依序呈串行耦接，因此可稱為串行儲存單元。儲存單元601 603分別接收相位時鐘信號PHSl PHS3作為觸發(fā)信號。此外，串行儲存單元601 603各接收一個輸入信號，并且在對應(yīng)的相位時鐘信號致能(enable)時儲存對應(yīng)的輸入信號。其中，第一個串行儲存單元601的輸入信號為預(yù)設(shè)電壓VCC，其余的串行儲存單元602和603所接收的輸入信號為前一個串行儲存單元所儲存的輸入信號，最后一個串行儲存單元603所儲存的輸入信號輸出為內(nèi)部信號02。本實施例的預(yù)設(shè)電壓VCC是邏輯I的對應(yīng)電壓。儲存單元601 603的串行架構(gòu)可達成參考時鐘信號FREF以及多個相位時鐘信號PHS的相位比較。信號產(chǎn)生單元640以不同時間延遲參考時鐘信號FREF以產(chǎn)生兩個時鐘信號FREF_PAFL以及FREF_NAFL。此外，信號產(chǎn)生單元640也輸出重置信號RB，每一個串行儲存單元601 603在重置信號RB致能時都會重置其所儲存的輸入信號。儲存單元631接收內(nèi)部信號02與時鐘信號FREF_PAFL，并且在時鐘信號FREF_PAFL致能時儲存內(nèi)部信號02。儲存單元632接收內(nèi)部信號02與時鐘信號FREF_NAFL，并且在時鐘信號FREF_NAFL致能時儲存內(nèi)部信號02。假鎖定防止電路440輸出的比較信號CMP2是由諧波鎖定信號P_AFL與附著鎖定信號N_AFL組成。本實施例中，反相器633接收儲存單元631所儲存的內(nèi)部信號02，并輸出諧波鎖定信號P_AFL。因此，諧波鎖定信號P_AFL為儲存單元631儲存的內(nèi)部信號02的反相信號。當(dāng)諧波鎖定信號P_AFL致能時其值為邏輯1，當(dāng)諧波鎖定信號P_AFL禁能(disable)時其值為邏輯O。不過本發(fā)明并不以此為限，在其它實施例中可以省略反相器633，此時諧波鎖定信號P_AFL為儲存單元631儲存的內(nèi)部信號02。在此情況下，當(dāng)諧波鎖定信號P_AFL致能時其值為邏輯0，當(dāng)諧波鎖定信號P_AFL禁能時其值為邏輯I。本實施例中，附著鎖定信號N_AFL為儲存單元632儲存的內(nèi)部信號02。當(dāng)附著鎖定信號N_AFL致能時其值為邏輯1，當(dāng)附著鎖定信號N_AFL禁能時其值為邏輯O。不過本發(fā)明并不以此為限，在其它實施例中可以在儲存單元632的輸出端Q與附著鎖定信號N_AFL的輸出端之間設(shè)置一反相器，此時附著鎖定信號N_AFL為儲存單元632儲存的內(nèi)部信號02的反相信號。在此情況下，當(dāng)附著鎖定信號N_AFL致能時其值為邏輯0，當(dāng)附著鎖定信號N_AFL禁能時其值為邏輯I。當(dāng)諧波鎖定信號P_AFL與附著鎖定信號N_AFL皆禁能時，則比較信號CMP2為正常狀態(tài)。當(dāng)諧波鎖定信號P_AFL致能而且附著鎖定信號N_AFL禁能時，則比較信號CMP2為諧波鎖定狀態(tài)。當(dāng)諧波鎖定信號P_AFL禁能而且附著鎖定信號N_AFL致能時，則比較信號CMP2為附著鎖定狀態(tài)。 圖7是依照本發(fā)明一實施例的信號產(chǎn)生單元640的示意圖。信號產(chǎn)生單元640包括緩沖器710、反相器720、以及與非門(NAND gate) 7300緩沖器710接收參考時鐘信號FREF,輸出時鐘信號FREF_PAFL。緩沖器710的目的之一是抵消假鎖定防止電路440其中的元件所造成的非理想延遲。反相器720接收時鐘信號FREF_PAFL，輸出時鐘信號FREF_NAFL。與非門730接收時鐘信號FREF_NAFL與參考時鐘信號FREF，輸出重置信號RB。由圖7的電路可看出，本實施例中，時鐘信號FREF_PAFL的延遲時間可視為1T，時鐘信號FREF_NAFL的延遲時間可視為0. 5T。圖8、圖9與圖10是依照本發(fā)明一實施例的延遲鎖相回路400的信號時序圖。本實施例中，相位時鐘信號PHSl PHS3的延遲時間分別為輸出時鐘信號CKOUT的延遲時間的1/4、1/2與3/4。圖8繪示比較信號CMP2為正常狀態(tài)時的信號時序的一個范例，相位時鐘信號PHS3的延遲使諧波鎖定信號P_AFL和附著鎖定信號N_AFL都是禁能狀態(tài)。圖9繪示比較信號CMP2為諧波鎖定狀態(tài)時的信號時序的一個范例，此時相位時鐘信號PHS3落后時鐘信號FREF_PAFL，使內(nèi)部信號02來不及上升為邏輯I就存入儲存單元631，使諧波鎖定信號P_AFL致能。此時附著鎖定信號N_AFL禁能，所以比較信號CMP2為諧波鎖定狀態(tài)。由此可知比較信號CMP2進入諧波鎖定狀態(tài)的條件為(3/4)*x>T ..................................(I)其中X為輸出時鐘信號CKOUT的延遲時間，可算出此條件為X > (4/3) *T = I. 33T..........................(2)這就是圖5所示的正常狀態(tài)與諧波鎖定狀態(tài)的分界點。圖10則繪示比較信號CMP2為附著鎖定狀態(tài)時的信號時序的一個范例，此時相位時鐘信號PHS3領(lǐng)先時鐘信號FREF_NAFL，使內(nèi)部信號02也領(lǐng)先時鐘信號FREF_NAFL，使附著鎖定信號N_AFL致能。此時諧波鎖定信號P_AFL禁能，所以比較信號CMP2為附著鎖定狀態(tài)。由此可知比較信號CMP2進入附著鎖定狀態(tài)的條件為(3/4)*x < (1/2)*T ............................ (3)可算出此條件為X < (2/3) *T = 0. 66T .......................... (4)
這就是圖5所示的正常狀態(tài)與附著鎖定狀態(tài)的分界點。本實施例的重置信號RB的周期和參考時鐘信號FREF的周期相同，以邏輯0脈沖的形式致能。由圖8、圖9和圖10可以看出，為了保證假鎖定防止電路440能正確操作，重置信號RB必須在每個周期致能一次，而且重置信號RB的致能必須早于所有相位時鐘信號PHS0如此重置信號RB可在正確時刻將串行儲存單元601 603的輸出初始化，避免先前的記憶殘留造成誤判。本發(fā)明的假鎖定防止電路有許多種變化，例如，圖11和圖12繪示其中兩種變化。圖11的假鎖定防止電路1100有六個串行儲存單元601 606，其余元件和圖6的假鎖定防止電路440相同，相位時鐘信號PHSl的延遲時間是輸出時鐘信號CKOUT的1/8，相位時鐘信號PHS2的延遲時間是輸出時鐘信號CKOUT的2/8，相位時鐘信號PHS3的延遲時間是輸出時鐘信號CKOUT的3/8，依此類推。圖12的假鎖定防止電路1200有十二個串行儲存 單元601 612，其余元件和圖6的假鎖定防止電路440相同，相位時鐘信號PHSl的延遲時間是輸出時鐘信號CKOUT的1/16，相位時鐘信號PHS2的延遲時間是輸出時鐘信號CKOUT的2/16，相位時鐘信號PHS3的延遲時間是輸出時鐘信號CKOUT的3/16，依此類推。一般而言，本發(fā)明的假鎖定防止電路可包括N個串行儲存單元。其中第i個串行儲存單元的延遲時間為輸出時鐘信號CKOUT的延遲時間的i/(N*4/3)，i為整數(shù)而且I ^ i ^N0 N可以是大于或等于三的的任意整數(shù)，不限于2的次方，例如3、7、10等數(shù)字都可以。N的具體數(shù)值可由設(shè)計者決定。使用這種假鎖定防止電路的延遲鎖相回路的可操作范圍是0至N*(4/3)*T，也就是說，只要輸出時鐘信號CKOUT相對于參考時鐘信號FREF的延遲時間在0至N* (4/3) *T的范圍內(nèi)，都可以將輸出時鐘信號CKOUT鎖回IT的預(yù)設(shè)延遲時間。為了使延遲鎖相回路正確操作，假鎖定的檢測范圍必須銜接相位檢測器410的可操作延遲范圍。如果相位檢測器410的可操作延遲范圍是Tpdi至Tpd2 (例如圖5所示的0. 5T至I. 5T)，則比較信號CMP2的正常狀態(tài)和諧波鎖定狀態(tài)的延遲時間分界點Tafl2必須小于相位檢測器410的可操作延遲上限Tpd2，而且比較信號CMP2的正常狀態(tài)和附著鎖定狀態(tài)的延遲時間分界點Tafu必須大于相位檢測器410的可操作延遲下限TPD1。由上述的公式(I)至(4)可知，若假鎖定防止電路的最后一個串行儲存單元所接收的相位時鐘信號的延遲時間是輸出時鐘信號CKOUT的i/ (N*4/3)，而且時鐘信號FREF_PAFL和FREF_NAFL的延遲時間分別是Tp和Tn，則分界點Tafu和TAFl2的延遲時間分別是((N*4/3)/i) *Tn和((N*4/3)/i) *TP。分界點Tafu和TA%2定義假鎖定防止電路的假鎖定檢測范圍。由以上說明可知影響假鎖定檢測范圍的因素包括最后一個串行儲存單元所接收的相位時鐘信號的延遲時間，以及時鐘信號FREF_PAFL和FREF_NAFL的延遲時間。其中時鐘信號FREF_PAFL和FREF_NAFL的延遲時間可通過調(diào)整信號產(chǎn)生單元640的緩沖器710的延遲時間來改變。以上的實施例涉及許多電路信號，其中有些信號以邏輯I或邏輯0的電壓電平表達致能狀態(tài)，有些信號以邏輯0至邏輯I的上升緣(rising edge)表達致能操作，也有信號以脈沖形式表達致能操作。上述信號的致能機制都只是范例，不是對于本發(fā)明的限定。重點在于上述信號的致能狀態(tài)或致能動作所觸發(fā)的功能或反應(yīng)，而非如何表達致能的細(xì)節(jié)。綜上所述，本發(fā)明可有效防止延遲鎖相回路發(fā)生諧波鎖定和附著鎖定。本發(fā)明的假鎖定防止電路在設(shè)計時可以很有彈性地設(shè)定假鎖定檢測范圍以及可操作范圍。假鎖定防止電路的重置信號可防止誤判，使延遲鎖相回路的操作更強健(robust)。本發(fā)明的假鎖定防止電路構(gòu)造簡單，面積小巧，可降低整體電路的復(fù)雜度與成本，適合高速應(yīng)用。
雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種延遲鎖相回路，接收一參考時鐘信號，輸出一輸出時鐘信號，包括 一相位檢測器，根據(jù)該參考時鐘信號與該輸出時鐘信號的相位比較輸出一第一比較信號; 一延遲鏈，延遲該參考時鐘信號以產(chǎn)生多個相位時鐘信號與該輸出時鐘信號； 一假鎖定防止電路，根據(jù)該參考時鐘信號與上述多個相位時鐘信號的相位比較輸出一第二比較信號；以及 一回路濾波器，根據(jù)該第一比較信號與該第二比較信號控制該輸出時鐘信號的延遲時間，使該輸出時鐘信號的延遲時間等于一預(yù)設(shè)值。
2.根據(jù)權(quán)利要求I所述的延遲鎖相回路，其中該預(yù)設(shè)值等于該參考時鐘信號的周期。
3.根據(jù)權(quán)利要求I所述的延遲鎖相回路，其中該假鎖定防止電路包括 多個串行儲存單元，其中每一上述串行儲存單元接收上述多個相位時鐘信號其中之一以及一輸入信號，并且在該相位時鐘信號致能時儲存該輸入信號，第一個串行儲存單元的輸入信號為一預(yù)設(shè)電壓，其余每一個串行儲存單元所接收的輸入信號為前一個串行儲存單元所儲存的輸入信號，最后一個串行儲存單元所儲存的輸入信號輸出為一內(nèi)部信號； 一信號產(chǎn)生單兀，以不同時間延遲該參考時鐘信號以產(chǎn)生一第一時鐘信號與一第二時鐘信號； 一第一儲存單元，接收該內(nèi)部信號與該第一時鐘信號，并且在該第一時鐘信號致能時儲存該內(nèi)部信號；以及 一第二儲存單元，接收該內(nèi)部信號與該第二時鐘信號，并且在該第二時鐘信號致能時儲存該內(nèi)部信號，其中該第二比較信號是根據(jù)該第一儲存單元儲存的該內(nèi)部信號與該第二儲存單元儲存的該內(nèi)部信號而產(chǎn)生。
4.根據(jù)權(quán)利要求3所述的延遲鎖相回路，其中該第二比較信號包括一諧波鎖定信號與一附著鎖定信號，該諧波鎖定信號為該第一儲存單元儲存的該內(nèi)部信號或該第一儲存單元儲存的該內(nèi)部信號的反相信號，該附著鎖定信號為該第二儲存單元儲存的該內(nèi)部信號或該第二儲存單元儲存的該內(nèi)部信號的反相信號。
5.根據(jù)權(quán)利要求4所述的延遲鎖相回路，其中當(dāng)該諧波鎖定信號與該附著鎖定信號皆禁能時，則該第二比較信號為一正常狀態(tài)；當(dāng)該諧波鎖定信號致能而且該附著鎖定信號禁能時，則該第二比較信號為一諧波鎖定狀態(tài)；當(dāng)該諧波鎖定信號禁能而且該附著鎖定信號致能時，則該第二比較信號為一附著鎖定狀態(tài)。
6.根據(jù)權(quán)利要求5所述的延遲鎖相回路，其中當(dāng)該第二比較信號為該諧波鎖定狀態(tài)，則該回路濾波器縮短該輸出時鐘信號的延遲時間，直到該第二比較信號成為該正常狀態(tài)；當(dāng)該第二比較信號為該附著鎖定狀態(tài)，則該回路濾波器延長該輸出時鐘信號的延遲時間，直到該第二比較信號成為該正常狀態(tài)；當(dāng)該第二比較信號為正常狀態(tài)，則該回路濾波器根據(jù)該第一比較信號控制該輸出時鐘信號的延遲時間，使該輸出時鐘信號的延遲時間等于該預(yù)設(shè)值。
7.根據(jù)權(quán)利要求5所述的延遲鎖相回路，其中該第二比較信號的該正常狀態(tài)和該諧波鎖定狀態(tài)的延遲時間分界點小于該相位檢測器的可操作延遲上限，該第二比較信號的該正常狀態(tài)和該附著鎖定狀態(tài)的延遲時間分界點大于該相位檢測器的可操作延遲下限。
8.根據(jù)權(quán)利要求3所述的延遲鎖相回路，其中該第一時鐘信號的延遲時間為該參考時鐘信號的一個周期，該第二時鐘信號的延遲時間為該參考時鐘信號的半個周期。
9.根據(jù)權(quán)利要求8所述的延遲鎖相回路，其中該信號產(chǎn)生單元輸出一重置信號，每一上述串行儲存單元在該重置信號致能時重置所儲存的該輸入信號。
10.根據(jù)權(quán)利要求9所述的延遲鎖相回路，其中該重置信號的周期和該參考時鐘信號的周期相同，該重置信號在每個周期致能一次，而且該重置信號的致能早于所有上述相位時鐘信號。
11.根據(jù)權(quán)利要求9所述的延遲鎖相回路，其中該信號產(chǎn)生單元包括 一緩沖器，接收該參考時鐘信號，輸出該第一時鐘信號； 一反相器，接收該第一時鐘信號，輸出該第二時鐘信號；以及 一與非門，接收該第二時鐘信號與該參考時鐘信號，輸出該重置信號。
12.根據(jù)權(quán)利要求3所述的延遲鎖相回路，其中第i個上述串行儲存單元的延遲時間為該輸出時鐘信號的延遲時間的i/(N*4/3)，N為大于或等于三的整數(shù)，i為整數(shù)而且I < i < N,上述串行儲存單元的數(shù)量為N個。
13.根據(jù)權(quán)利要求3所述的延遲鎖相回路，其中上述多個串行儲存單元、該第一儲存單元、以及該第二儲存單元為延遲觸發(fā)器、栓鎖器、或取樣維持電路。
全文摘要
一種延遲鎖相回路，此延遲鎖相回路接收一參考時鐘信號，輸出一輸出時鐘信號。此延遲鎖相回路包括一相位檢測器、一延遲鏈、一假鎖定防止電路以及一回路濾波器。相位檢測器根據(jù)參考時鐘信號與輸出時鐘信號的相位比較輸出第一比較信號。延遲鏈以不同時間延遲參考時鐘信號以產(chǎn)生多個相位時鐘信號與輸出時鐘信號。假鎖定防止電路根據(jù)參考時鐘信號與上述多個相位時鐘信號的相位比較輸出第二比較信號?；芈窞V波器根據(jù)第一比較信號與第二比較信號控制輸出時鐘信號的延遲時間，使輸出時鐘信號的延遲時間等于一預(yù)設(shè)值。
文檔編號H03L7/06GK102761331SQ201110106860
公開日2012年10月31日 申請日期2011年4月27日 優(yōu)先權(quán)日2011年4月27日
發(fā)明者余明士, 林志憲, 穆志偉 申請人:智原科技股份有限公司