專利名稱：一種基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明適用于通信系統(tǒng)，涉及一種用于射頻集成電路芯片鎖相環(huán)中的AFC(AutC) frequency correction)自動頻率校準(zhǔn)電路的基于時間數(shù)字轉(zhuǎn)換技術(shù)的高精度脈寬比較裝置。
背景技術(shù)：
目前，在現(xiàn)代通信系統(tǒng)中，射頻芯片經(jīng)常需要覆蓋較寬的頻率范圍，并超出了 VCO (Voltagecontroloscillator壓控振蕩器)通過調(diào)節(jié)電壓所能覆蓋的范圍，PLL鎖相環(huán) (PhaseLockLoop鎖相環(huán))為射頻芯片提供本振，因此需要在較大的頻率范圍內(nèi)均能正常鎖定。如圖1所示，現(xiàn)有的鎖相環(huán)通過給VCO增加可調(diào)節(jié)的電容陣列，增大VCO頻率可調(diào)節(jié)范圍，在較大頻率范圍VCO能夠鎖定且維持較小的VCO靈敏度，保證系統(tǒng)的相位噪聲不會惡化。在鎖相環(huán)系統(tǒng)上電且VCO與Divider (分頻器)穩(wěn)定后，通過對參考時鐘和分頻器反饋時鐘進行計數(shù)相同時間，通過比較兩個計數(shù)器值的大小，判斷此時反饋時鐘頻率偏高或者偏低，如果反饋時鐘頻率偏高則增大電容陣列值進而降低VCO輸出頻率，如果反饋時鐘頻率偏低則減小電容陣列值進而增加VCO輸出頻率，改變電容陣列后計數(shù)器重新開始新一輪計數(shù)。通過二進制搜索算法，找到最接近合理電容陣列配置。這樣經(jīng)過幾次完成自動頻率校準(zhǔn)。但是，由于參考時鐘頻率和反饋時鐘頻率相差并不大，因此需要計數(shù)較長時間才能分頻其頻率差別，導(dǎo)致鎖相環(huán)輸出時鐘達到穩(wěn)定時間太長不能滿足通訊系統(tǒng)中對時鐘頻率快速切換的要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種實現(xiàn)簡單，可以實現(xiàn)頻率快速自動校準(zhǔn)的AFC(Autc) frequency correction)電路。為解決上述技術(shù)問題，本發(fā)明AFC(Auto frequency correction)自動頻率校準(zhǔn)電路采用的技術(shù)方案為一種基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置，整體鎖相環(huán)主要包含如下模塊
PFD鑒頻鑒相器，根據(jù)參考時鐘和反饋時鐘頻率和相位的差別產(chǎn)生給電荷泵用的充電或者放電指示信號；
CP電荷泵，根據(jù)PFD鑒頻鑒相器的輸出進行充電或者放電； LF環(huán)路濾波器，進行電流到電壓的轉(zhuǎn)換，產(chǎn)生VCO壓控振蕩器104的控制電壓； VCO壓控振蕩器，進行電壓到頻率的轉(zhuǎn)換，產(chǎn)生所需要的高頻時鐘； 開關(guān)電容陣列，與VCO壓控振蕩器連接；
Divider分頻器，對VCO壓控振蕩器輸出的高頻時鐘進行分頻，產(chǎn)生相應(yīng)的反饋時鐘給 PFD鑒頻鑒相器，形成反饋環(huán)路；
AFC自動頻率校準(zhǔn)模塊，在鎖相環(huán)整體剛上電時，此時鎖相環(huán)整體環(huán)路還未閉合，所述的Divider分頻器輸出給AFC自動頻率校準(zhǔn)模塊，供其對VCO壓控振蕩器的開關(guān)電容陣列進行調(diào)節(jié)；
DLL模塊，產(chǎn)生多個與參考時鐘同頻率等相位差的延遲相位時鐘并輸入給AFC自動頻率校準(zhǔn)模塊。所述的AFC自動頻率校準(zhǔn)模塊內(nèi)部對參考時鐘和延遲相位時鐘計數(shù)，對計數(shù)結(jié)果進行累加后和Divider分頻器的時鐘計數(shù)器結(jié)果進行比較，根據(jù)比較結(jié)果調(diào)節(jié)開關(guān)電容陣列配置。所述的調(diào)節(jié)開關(guān)電容陣列配置是通過二進制搜索算法找到最合適的電容陣列配置的。AFC自動頻率校準(zhǔn)模塊找到合適電容陣列配置后，Divider相應(yīng)的反饋時鐘給PFD 鑒頻鑒相器，形成反饋環(huán)路，鎖相環(huán)開始工作；
由于采用了上述的結(jié)構(gòu)，本發(fā)明采用延遲鎖相環(huán)的基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較理論，在原來的自動頻率校準(zhǔn)裝置的基礎(chǔ)上增加DLL模塊產(chǎn)生多個與參考時鐘同頻率等相位差的延遲相位時鐘，同時對參考時鐘及其延遲時鐘計數(shù)并將所有計數(shù)器結(jié)果累加，同時對反饋時鐘進行計數(shù)，通過比較參考時鐘及其延遲時鐘計數(shù)器累加值與反饋計數(shù)器值調(diào)整電容陣列。電路上面只需要增加DLL延遲鎖相環(huán)電路，就能減少參數(shù)時鐘的計數(shù)周期，因此比傳統(tǒng)的自動頻率校準(zhǔn)電路需要更少的參考時鐘計數(shù)周期。大幅度提高頻率分辨率，能夠更高精度的分辨出參考時鐘和反饋時鐘的頻率差別，大幅度減小自動校準(zhǔn)時間，縮短鎖相環(huán)鎖定時間，因而能滿足現(xiàn)代通訊系統(tǒng)對鎖相環(huán)頻率快速切換的需求。


圖1是目前現(xiàn)有的鎖相環(huán)整體架構(gòu)圖。圖2是VCO頻率-電壓曲線圖。圖3是采用基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置的鎖相環(huán)的示意圖。圖4是基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較AFC頻率自動校準(zhǔn)模塊示意圖。圖5是二進制搜索算法示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的具體實施方式
作進一步詳細的描述。如圖3所示，本發(fā)明所述的一種采用基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置的鎖相環(huán)，包括
PFD (Phase Frequency Detector)鑒頻鑒相器101，根據(jù)參考時鐘和反饋時鐘頻率和相位的差別產(chǎn)生給電荷泵102用的充電或者放電指示信號；
CP (charge bump)電荷泵102，根據(jù)PFD鑒頻鑒相器101的輸出進行充電或者放電； LF(Loop filter)環(huán)路濾波器103，進行電流到電壓的轉(zhuǎn)換，產(chǎn)生VCO壓控振蕩器104 的控制電壓；
VCO(Voltage control oscillator)壓控振蕩器104，進行電壓到頻率的轉(zhuǎn)換，產(chǎn)生所需要的高頻時鐘；
開關(guān)電容陣列105，與VCO壓控振蕩器104連接；為了滿足現(xiàn)在通訊系統(tǒng)對比較寬頻率的覆蓋，且滿足設(shè)計的性能VCO自身的電壓調(diào)節(jié)范圍并不能太大，所以設(shè)計成可調(diào)節(jié)電容陣列的架構(gòu)，可通過二進制搜索算法不斷逼近從而找到與所需要的時鐘頻率最接近的電容陣列配置。Divider分頻器106，對VCO壓控振蕩器104輸出的高頻時鐘進行分頻，產(chǎn)生相應(yīng)的反饋時鐘給PFD鑒頻鑒相器101，形成反饋環(huán)路；
AFC(Auto frequency correction)自動頻率校準(zhǔn)模塊107，在鎖相環(huán)整體剛上電時，此時鎖相環(huán)整體環(huán)路還未閉合，所述的Divider分頻器106輸出給AFC自動頻率校準(zhǔn)模塊，供其對VCO壓控振蕩器104的開關(guān)電容陣列進行調(diào)節(jié)；
DLL模塊108，產(chǎn)生多個與參考時鐘同頻率等相位差的延遲相位時鐘并輸入給AFC自動頻率校準(zhǔn)模塊107。所述的AFC自動頻率校準(zhǔn)模塊107內(nèi)部對參考時鐘和延遲相位時鐘計數(shù)，對計數(shù)結(jié)果進行累加后和Divider分頻器106的時鐘計數(shù)器結(jié)果進行比較，根據(jù)比較結(jié)果調(diào)節(jié)開關(guān)電容陣列105配置。所述的調(diào)節(jié)開關(guān)電容陣列105配置是通過二進制搜索算法找到最合適的電容陣列配置的。AFC自動頻率校準(zhǔn)模塊107找到合適電容陣列配置后，Divider分頻器106相應(yīng)的反饋時鐘給PFD鑒頻鑒相器101，形成反饋環(huán)路，鎖相環(huán)環(huán)路進入工作狀態(tài)；
本發(fā)明與傳統(tǒng)的AFC自動頻率校準(zhǔn)模塊結(jié)構(gòu)相比增加了一個DLL模塊，AFC自動頻率校準(zhǔn)模塊內(nèi)部對參考時鐘的計數(shù)器也從只對參考時鐘技術(shù)變成了同時對參考時鐘和延遲時鐘計數(shù)，對計數(shù)結(jié)果進行累加后和分頻器時鐘計數(shù)器結(jié)果進行比較，根據(jù)比較結(jié)果調(diào)節(jié)電容陣列配置，依次通過二進制搜索算法找到最合適的電容陣列配置。如圖2所示，不同電容陣列配置下VCO輸出時鐘頻率和控制電壓的關(guān)系，AFC自動頻率校準(zhǔn)模塊的作用就是從圖中的一組F-V圖中選擇所需的，確保VCO鎖定頻率落在所選擇的F-V線上。AFC自動頻率校準(zhǔn)模塊的工作示意圖如圖4所示，采用了基于時間數(shù)字轉(zhuǎn)換的多相位時鐘401后，由于參考計數(shù)器同時對參考時鐘的多個相位計數(shù)，需要更少的參考時鐘計數(shù)周期，能顯著提高分辨率，因而能夠在更短的時間內(nèi)區(qū)分參考時鐘和分頻時鐘的頻率快慢，因而能夠在更短的時間內(nèi)完成二進制搜索算法并找到合適的電容配置402。從而鎖相環(huán)能夠在較短的時間內(nèi)鎖定，滿足現(xiàn)代通訊系統(tǒng)對時鐘頻率快速切換的要求。二進制搜索算法如圖5所示，整個6比特的二進制搜索算法需要完成計數(shù)次數(shù)為 N+l=7次，由于采用了延遲鎖相環(huán)頻率分辨率的提高，因而計數(shù)器只需要計數(shù)比較少時鐘周期既可以完成頻率快慢區(qū)分。用于二進制搜索的時間因而大幅減小。每次計數(shù)完成后通過計數(shù)器結(jié)果的比較對電容陣列輸出進行相應(yīng)的調(diào)整，然后計數(shù)器歸零進行新一輪計數(shù)，如此運行N+l=7次，如上圖所示最后三次計數(shù)的結(jié)果保存下來，每次結(jié)果均和預(yù)設(shè)值進行比較，選擇差值最小的計數(shù)結(jié)果所對應(yīng)的電容陣列配置輸出。至此，AFC自動頻率校準(zhǔn)完成， VCO選擇正確的電容陣列配置，鎖相環(huán)環(huán)路閉合。總之，本發(fā)明雖然例舉了上述優(yōu)選實施方式，但是應(yīng)該說明，雖然本領(lǐng)域的技術(shù)人員可以進行各種變化和改型，除非這樣的變化和改型偏離了本發(fā)明的范圍，否則都應(yīng)該包括在本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置，整體鎖相環(huán)主要包含如下模塊 PFD鑒頻鑒相器(101)，根據(jù)參考時鐘和反饋時鐘頻率和相位的差別產(chǎn)生給電荷泵(102)用的充電或者放電指示信號；CP電荷泵(102)，根據(jù)PFD鑒頻鑒相器(101)的輸出進行充電或者放電；LF環(huán)路濾波器(103)，進行電流到電壓的轉(zhuǎn)換，產(chǎn)生VCO壓控振蕩器(104)的控制電壓；VCO壓控振蕩器(104)，進行電壓到頻率的轉(zhuǎn)換，產(chǎn)生所需要的高頻時鐘； 開關(guān)電容陣列(105)，與VCO壓控振蕩器(104)連接；Divider分頻器(106)，對VCO壓控振蕩器(104)輸出的高頻時鐘進行分頻，產(chǎn)生相應(yīng)的反饋時鐘給PFD鑒頻鑒相器(101)，形成反饋環(huán)路；AFC(Auto frequency correction)自動頻率校準(zhǔn)模塊(107)，在鎖相環(huán)整體剛上電時， 此時鎖相環(huán)整體環(huán)路還未閉合，所述的Divider分頻器(106)輸出給AFC自動頻率校準(zhǔn)模塊，供其對VCO壓控振蕩器(104)的開關(guān)電容陣列(105)進行調(diào)節(jié)；DLL模塊(108)，產(chǎn)生多個與參考時鐘同頻率等相位差的延遲相位時鐘并輸入給AFC自動頻率校準(zhǔn)模塊(107)。
2.按照權(quán)利要求1所述的一種采用基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置的自動頻率校準(zhǔn)電路，其特征在于所述的AFC自動頻率校準(zhǔn)模塊(107)內(nèi)部對參考時鐘和延遲相位時鐘計數(shù)，對計數(shù)結(jié)果進行累加后和Divider分頻器(106)的時鐘計數(shù)器結(jié)果進行比較， 根據(jù)比較結(jié)果調(diào)節(jié)開關(guān)電容陣列(105)配置。
3.按照權(quán)利要求2所述的一種采用基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置的自動頻率校準(zhǔn)電路，其特征在于所述的調(diào)節(jié)開關(guān)電容陣列(105)配置是通過二進制搜索算法找到最合適的電容陣列配置的。
全文摘要
本發(fā)明公開了一種采用基于時間數(shù)字轉(zhuǎn)換的高精度脈寬比較裝置的自動頻率比較電路。本發(fā)明原來的鎖相環(huán)的自動頻率校準(zhǔn)裝置的基礎(chǔ)上增加DLL模塊產(chǎn)生多個與參考時鐘同頻率等相位差的延遲相位時鐘，同時對參考時鐘及其延遲時鐘計數(shù)并將所有計數(shù)器結(jié)果累加，同時對反饋時鐘進行計數(shù)，通過比較參考時鐘及其延遲時鐘計數(shù)器累加值與反饋計數(shù)器值調(diào)整電容陣列。電路上面只需要增加DLL延遲鎖相環(huán)電路，就能大幅度提高頻率分辨率，能夠更高精度的分辨出參考時鐘和反饋時鐘的頻率差別，大幅度減小自動校準(zhǔn)時間，縮短鎖相環(huán)鎖定時間，因而能滿足現(xiàn)代通訊系統(tǒng)對鎖相環(huán)頻率快速切換的需求。
文檔編號H03L7/08GK102299709SQ201110106879
公開日2011年12月28日 申請日期2011年4月27日 優(yōu)先權(quán)日2011年4月27日
發(fā)明者劉松艷, 李正平, 鄒敏瀚, 黃偉朝 申請人:廣州潤芯信息技術(shù)有限公司