專利名稱：用于編碼和發(fā)送來自模數(shù)轉(zhuǎn)換處理的數(shù)值的方法和電路的制作方法
技術(shù)領(lǐng)域：
本教導(dǎo)涉及電子電路。尤其地，本教導(dǎo)涉及模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
模數(shù)轉(zhuǎn)換器(ADCs)用于大量的應(yīng)用，該應(yīng)用包括但是不限于傳感器接口、工業(yè)應(yīng)用、消費者應(yīng)用和通信。已經(jīng)開發(fā)了用于模數(shù)(A/D)轉(zhuǎn)換的各種電路和技術(shù)，該模數(shù)(A/D) 轉(zhuǎn)換以各種應(yīng)用和它們在速度、分辨率、噪聲、功耗和其他信號相關(guān)的參數(shù)上的不同要求為目標(biāo)。通過量是ADC的與速度相關(guān)的參數(shù)，用于表征ADC每秒可以執(zhí)行的模數(shù)轉(zhuǎn)換操作的數(shù)量?？梢砸灾T如SPS(每秒采樣)的物理單位來表達通過量。延遲是另一個與速度相關(guān)的參數(shù)，用于表征從當(dāng)啟動模數(shù)轉(zhuǎn)換操作時至當(dāng)可獲得對應(yīng)的數(shù)字表示(結(jié)果)時所需的時間量。對于一些應(yīng)用而言，延遲可能是比通過量更重要的與速度相關(guān)的參數(shù)。由ADC 提供的數(shù)字表示被接收數(shù)字電路(DSP、FPGA、CPLD等)接收，并且ADC系統(tǒng)的有效延遲包括向接收數(shù)字電路發(fā)送數(shù)字表示所需的時間。圖1示出現(xiàn)有技術(shù)的配置，其中，ADC系統(tǒng)100響應(yīng)于轉(zhuǎn)換開始CNVST信號的轉(zhuǎn)換來采樣模擬輸入信號AIN，并且向接收數(shù)字電路103提供數(shù)值的緊湊的數(shù)字表示D2。該緊湊的數(shù)字表示D2可以是二進制加權(quán)的代碼，用于將數(shù)值指定為加權(quán)系數(shù)的二次方的比例和。本領(lǐng)域內(nèi)的技術(shù)人員公知使用直接二進制加權(quán)代碼以及補碼二進制加權(quán)代碼的數(shù)制 (number systems)(編碼方案，用于限定一組代碼，并且指定每一個代碼的數(shù)值)。緊湊數(shù)字表示是使用數(shù)制的數(shù)值的表示，對于該數(shù)制而言，不同的數(shù)字代碼表示不同的數(shù)值。例如，使用4個不同的代碼(‘00’、‘01’、‘10’和‘11’ )的2比特編碼方案在如果該4個不同的代碼被定義來指定(例如，0、1、2和3)或(例如，-2、-1、0和1)或(例如，-6，3，32. 5 和128)的4個不同的數(shù)值的情況下是緊湊數(shù)字表示。冗余數(shù)字表示(redundant digital representation)是使用數(shù)制的數(shù)值的表示，對于該數(shù)制而言，幾個不同的代碼指定同一數(shù)制。例如，使用4個不同代碼(‘00’、‘01’、‘10’和‘11’)的2比特編碼方案在如果該4 個不同代碼被定義來指定3個不同的數(shù)值(例如，_1、0、0和1)的情況下是冗余數(shù)字表示。ADC系統(tǒng)100可以包括ADC電路101，用于向接口電路102提供數(shù)值的第一數(shù)值表示D1。接口電路102可以執(zhí)行計算以得出被傳送到接收數(shù)值電路103的緊湊數(shù)字表示D2。 接口電路102可以引起相當(dāng)大的延遲，特別是如果其中獨立地傳送D2的傳輸周期是相當(dāng)大的持續(xù)時間并且如果該傳輸周期不開始直到在完成由ADC電路101實現(xiàn)的模數(shù)轉(zhuǎn)換處理之后。接收數(shù)字電路103可以與ADC系統(tǒng)100共享半導(dǎo)體襯底，或電路100、103可以被實現(xiàn)在獨立的芯片上，并且可以被封閉在獨立的封裝中。
ADC電路101可以實現(xiàn)順序模數(shù)轉(zhuǎn)換處理，并且可以被稱為順序ADC。順序ADCs的示例包括但是不限于逐次逼近(successive-approximation) ADCs (SAR ADCs)、循環(huán)ADCs、 流水線ADCs、兩級(多級)ADCs、子測距ADCs、德耳塔西格瑪ADCs、遞增ADCs、雙斜率ADCs 等。對于順序ADC共同的是在順序模數(shù)轉(zhuǎn)換處理的步驟序列期間得出數(shù)值的數(shù)字表示。圖2示出示例性順序ADC電路，其可以被稱為逐次逼近ADC 101。模擬輸入AIN被采樣和保持電路104采樣，采樣和保持電路104提供對于順序模數(shù)轉(zhuǎn)換處理循環(huán)的持續(xù)時間基本上不變的采樣的模擬輸入電壓AIN(k)。模數(shù)轉(zhuǎn)換控制電路ADCCC 105(有時被稱為 SAR)可以是由CNVST信號復(fù)位/啟動的數(shù)字狀態(tài)機。在轉(zhuǎn)換處理的第一步驟中(n = 1)， ADCCC 105可以向數(shù)模轉(zhuǎn)換器(DAC)電路106提供預(yù)定義的數(shù)值d (1)。對于從OV跨越到參考電壓VREF的全輸入范圍的AIN(k)而言，預(yù)定義的數(shù)值d(l)可以是1/2，并且向量化器電路107提供對應(yīng)的第一殘余電壓R(k，l) = AIN(k)-VREF/2。量化器電路107求取第一殘余電壓R(k，l)，并且向ADCCC 105提供第一代碼X(I)。由量化器電路107提供的數(shù)字代碼x(n)可以是殘余電壓R(k，η)的單比特極性指示。然而，對于逐次逼近ADC 101的一些實施方式而言，量化器電路107可以提供多比特代碼χ(η)。模擬輸入電壓AIN(k)可以是在全輸入范圍中的任何電壓，在此可以通過定義作為OV ( AIN(k) ( VREF的初始不確定范圍來描述模擬輸入電壓AIN(k)。如果由量化器電路107提供的第一代碼x(l)指示 R(k，l) =AIN(k)-VREF/2的極性是正的，則可以推論AIN(k)彡VREF/2，可以在此通過定義作為VREF/2彡AIN(k)彡VREF的第一不確定范圍來描述它。替代地，如果由量化器電路107提供的第一代碼X(I)指示的極性R(k，l)是負(fù)的，則可以推論AIN(k) SVREF/2，可以在此通過定義作為0V<AIN(k) SVREF/2的第一不確定范圍來描述它。如果量化器電路107提供用于指示殘余電壓R(k，η)的超過僅一個極性的多比特代碼χ(η)，可以定義不太寬(較窄)的第一不確定范圍，例如，VREF/8 ^ AIN(k)彡VREF/4。在模數(shù)轉(zhuǎn)換處理的第二步驟(n = 2)中，ADCCC 105基于第一代碼χ(1)和第一不確定范圍來向DAC 106提供第二數(shù)值(Κ2)。例如，可以選擇第二值cK2)，使得DAC 106輸出大致以第一不確定范圍為中心的電壓VREF*d(2)。量化器電路107求取第二殘余電壓R(k，2) = AIN(k)_VREF*d(2)， 并且向ADCCC 105提供第二代碼乂2)。基于第一不確定范圍和第二代碼xO)來定義第二不確定范圍。例如，如果第一不確定范圍被定義為AIN(k) < VREF/2并且x(2)指示對于R(k，2) = AIN(k)-VREF/4而言R(k，2)的極性是正的，則可以將第二不確定范圍定義為VREF/4S AIN(k) < VREF/2。在模數(shù)轉(zhuǎn)換處理的每一個步驟中，定義由在轉(zhuǎn)換處理的前一個步驟中定義的不確定范圍圍繞(enslosed)的不確定范圍。因此，順序逐次逼近算法可以定義逐漸越來越限制(窄)的不確定范圍的序列，由此，可以在N個步驟中獲得用于表示 AIN(k)/VREF的數(shù)值的數(shù)字表示。SARADC 101可以包含單比特量化器電路107，并且在轉(zhuǎn)換處理的每一個步驟中將不確定范圍的寬度減少因子2。對于這樣的SAR ADC，可以將單比特代碼的序列X(I)，x(2), x(3), -x(N)解釋為AIN(k)的二進制加權(quán)的數(shù)字表示的復(fù)合代碼。例如，如果 x(l) = 1、χ(2) = 0、χ(3) = 0 和 H4) = 1，則 Dl =，1001b，可以是數(shù)值 χ(1)/2+x(2)/4+x(3)/8+x(4)/16 = 9/16 的二進制加權(quán)的表示，用于反映 SARADC 101 已經(jīng)定義了 N=第四不確定范圍9/16*VREF<AIN(k) ^ 10/16*VREF。在這個示例中，在轉(zhuǎn)換處理的第η步驟后，肯定地已知緊湊二進制加權(quán)的數(shù)字表示D2 = Dl的第η比特χ (η)。在圖1中的接口電路102可以在與由SAR ADC電路101確定單獨的比特χ (η)基本上相同的時間來向接收電路103依序發(fā)送D2 = Dl的每一個比特。在這樣的配置中，接口電路102可以不執(zhí)行數(shù)值計算，并且接口電路102可能對于ADC系統(tǒng)100的延遲沒有較大的影響。順序ADC可以被構(gòu)造來使用數(shù)字重疊算法和/或數(shù)字校正算法來運行。公知這樣的算法可以用于使得模數(shù)轉(zhuǎn)換處理對于模擬電路的缺陷不敏感，該缺陷包括但是不限于 R(k,n)的不完整的布置、量化器電路107的噪聲和DAC電路106的系數(shù)的不匹配(例如，電容器比的不匹配)。幾個公報描述了這樣的算法的使用，包括但是不限于paper 10.6 at 2002 IEEE International Solid-StateCircuits Conference by Franz Kuttner ；paper 13. 6 at 2007 IEEE International Solid-State Circuits Conference by Hesener et al ；paper 12. 1 at 2008 IEEE International Solid-State Circuits Conference by Giannini et al ；禾口 US Patent 7，705，765 to Heemin Yang。Kuttner 描述了數(shù)字重疊算法的使用，并且在 page 136 of the 2002 International Solid-State Circuits Conference visual supplement上說明了重疊不確定范圍的示例性序列。被構(gòu)造來用于數(shù)字重疊算法和/或數(shù)字校正算法的順序ADC可以提供數(shù)值的第一數(shù)字表示D1，其要求接口電路102執(zhí)行一些計算，以得出緊湊的數(shù)字表示D2。Yang在美國專利7，705，765的圖7中描述和圖示這個方面。因此，可能不確定地已知由ADC系統(tǒng)100向接收數(shù)字電路103(圖1)發(fā)送的緊湊數(shù)字表示D2的單獨的比特，直到在ADC電路101已經(jīng)完成了模數(shù)轉(zhuǎn)換處理后。ADC系統(tǒng)100可以以串行格式來發(fā)送D2(即使接收數(shù)字電路103 被實現(xiàn)在共享的半導(dǎo)體襯底上)，并且有限持續(xù)時間的發(fā)送時間段可能對于整體延遲參數(shù)有較大的影響。所需要的是一種方法和電路，用于編碼和發(fā)送來自在延遲上有益的模數(shù)轉(zhuǎn)換處理的數(shù)值。

發(fā)明內(nèi)容
描述一種模數(shù)轉(zhuǎn)換器系統(tǒng)的實施例，其中，模數(shù)轉(zhuǎn)換器電路被構(gòu)造來在轉(zhuǎn)換周期期間依序提供多個代碼。編碼器接口電路被構(gòu)造來接收多個代碼，并且得出冗余數(shù)字表示。 在轉(zhuǎn)換周期期間發(fā)送所述冗余數(shù)字表示的一部分。另一個實施例描述了一種模數(shù)轉(zhuǎn)換器系統(tǒng)，包括編碼器接口電路，其被構(gòu)造來使用數(shù)值逐次逼近算法來得出冗余數(shù)字表示。另一個實施例描述了一種用于編碼和發(fā)送從順序模數(shù)轉(zhuǎn)換處理獲得的第一數(shù)值的方法。所述方法的一個步驟是接收第一組代碼，對于第一數(shù)制定義所述第一組代碼以用于將第一數(shù)值限制在第一數(shù)值不確定范圍中。所述方法的另一個步驟是提供與所述第一數(shù)制不同的第二數(shù)制，并且向代碼的一部分分配數(shù)字狀態(tài)，對于所述第二數(shù)制定義所述代碼， 以限定圍繞所述第一數(shù)值不確定范圍的第二數(shù)值不確定范圍。所述方法的另一個步驟是在模數(shù)轉(zhuǎn)換處理結(jié)束之前發(fā)送對于所述第二數(shù)制定義的代碼的所述部分的所分配的數(shù)字狀態(tài)。描述了其他實施例，所述其他實施例包含根據(jù)本教導(dǎo)的用于編碼和發(fā)送來自模數(shù)轉(zhuǎn)換處理的數(shù)值的方法和電路。


在示例性實施例上進一步描述了在此要求保護和/或描述的本教導(dǎo)。參考附圖來詳細(xì)描述這些示例性實施例。這些實施例是非限定性的示例性實施例，其中，在附圖的幾個視圖中，相同的附圖標(biāo)記表示類似的結(jié)構(gòu)，并且其中圖1(現(xiàn)有技術(shù))圖示用于向接收數(shù)字電路提供模擬信號數(shù)量AIN的緊湊數(shù)字表示D2的ADC系統(tǒng)；圖2 (現(xiàn)有技術(shù))圖示了在圖1中包含的示例性逐次逼近ADC電路；圖3示出包括根據(jù)本教導(dǎo)而構(gòu)造的接口電路的框圖；圖4示出本教導(dǎo)的實施例的時序圖；圖5示出本教導(dǎo)的實施例的解碼器接口電路；圖6示出本教導(dǎo)的另一個實施例的解碼器接口電路；圖7a和圖7b示出與本教導(dǎo)的實施例相關(guān)的數(shù)值；圖8示出在本教導(dǎo)的實施例中的編碼器接口電路中包含的數(shù)字狀態(tài)機的軟件描述。
具體實施例方式本教導(dǎo)公開了編碼器接口電路和解碼器接口電路與用于傳送從模數(shù)轉(zhuǎn)換處理獲得的數(shù)值的數(shù)字表示以減少ADC系統(tǒng)的整體延遲的方法。圖3示出包括根據(jù)本教導(dǎo)而構(gòu)造的接口電路的框圖。ADC系統(tǒng)200包括與圖1和圖2的ADC電路101類似或相同的順序ADC電路101。編碼器接口電路201從ADC電路101 接收第一數(shù)字表示D1，并且向接收數(shù)字系統(tǒng)202提供冗余數(shù)字表示D3。接收數(shù)字系統(tǒng)202 包括解碼器接口電路203和接收數(shù)字電路103。接收數(shù)字電路103可以與圖1的接收數(shù)字電路103類似或相同。解碼器接口電路203接收冗余數(shù)字表示D3，并且向接收數(shù)字電路103 提供緊湊的數(shù)字表示D2。因此，現(xiàn)有技術(shù)配置圖1的接口電路102可以被如圖3中所示的本教導(dǎo)的編碼器接口電路201和解碼器接口電路203替換。在圖1和圖3中，第一數(shù)字表示Dl和緊湊數(shù)字表示D2可以是相同的。ADC電路101可以被構(gòu)造來使用數(shù)字重疊算法和/或數(shù)字校正算法來運行。可能需要計算來從第一數(shù)字表示Dl導(dǎo)出緊湊數(shù)字表示D2。所需要的計算的一些可能特定于ADC 電路101的架構(gòu)(例如，重疊范圍的分配)，并且一些可能涉及可能特定于ADC電路101的特定實例(芯片)的數(shù)字校正信息?？梢酝ㄟ^接近ADC電路101實現(xiàn)的電路(例如，存儲器)來提供數(shù)字校正信息，并且可能優(yōu)選的是，在編碼器接口電路201內(nèi)執(zhí)行對于ADC電路 101特定的大多數(shù)或所有計算。接收數(shù)字系統(tǒng)202可以被實現(xiàn)為在獨立的封裝中的獨立電路，并且可以位于獨立的印刷電路板上。因此，可能優(yōu)選的是，解碼器接口電路203被構(gòu)造來執(zhí)行可以被在大多數(shù)數(shù)字信號處理平臺上可獲得的一般電路執(zhí)行的一般計算。例如，解碼器接口電路203可以被構(gòu)造來接收和增加用于指定兩個數(shù)值A(chǔ)和B的兩個二進制加權(quán)的代碼，以導(dǎo)出緊湊二進制加權(quán)的數(shù)字表示D2 = A+B。圖4示出根據(jù)圖3的框圖實現(xiàn)的示例性的第一實施例的時序圖。通過CNVST的上升沿來啟動10步驟模數(shù)轉(zhuǎn)換處理。模數(shù)轉(zhuǎn)換處理根據(jù)數(shù)字重疊算法來運行。模數(shù)轉(zhuǎn)換處理的每一個步驟提供了第一數(shù)字表示Dl的復(fù)合代碼的一個比特χ (η)，對于第一數(shù)字表示Dl而言，數(shù)值被定義為 x(l) /2+x (2) /4+x (3) /8+x (4)/16+x (5)/16+x (6) /32+x (7) /64+x (8)/128+x (9) /25 6+x(10)/256。使用8比特直接二進制加權(quán)的代碼來編碼Dl的緊湊數(shù)字表示D2。接收數(shù)字電路103可在整個延遲周期之后經(jīng)由8比特并行總線來獲得D2。編碼器接口電路201在模數(shù)轉(zhuǎn)換循環(huán)期間接收第一數(shù)字表示D1，并且提供被編碼為兩個8比特直接二進制編碼的代碼A和B的冗余數(shù)字表示D3。因此，A和B是冗余數(shù)字表示D3的16比特復(fù)合代碼的可交換的8比特分段。經(jīng)由串行通信的兩條通道將A和B分別發(fā)送到接收數(shù)字系統(tǒng)202(以最高有效位a(l)和b(l)開始)。D3的串行通信的傳輸周期在模數(shù)轉(zhuǎn)換循環(huán)期間開始，并且在轉(zhuǎn)換循環(huán)的最后步驟后或其后短時間結(jié)束。解碼器接口電路203在傳輸周期后在短解碼周期期間使用相加來組合8比特二進制加權(quán)代碼A和B。向接收數(shù)字電路103提供結(jié)果產(chǎn)生的緊湊8比特二進制加權(quán)的表示D2 = A+B。因此，第一實施例的整體延遲參數(shù)可能僅比模數(shù)轉(zhuǎn)換循環(huán)的持續(xù)時間略大。在第一實施例中用于指定用于表示Dl的10比特代碼χ (η)的值的數(shù)制限制Dl來以1/256的步長(遞增量)指定在從0至17/16的范圍中的值。緊湊數(shù)字表示D2可以以 1/256的步長來指定在從0至255/256的范圍內(nèi)的任何值。接口電路201、203執(zhí)行限制操作，使得超過255/256的Dl的任何值導(dǎo)致D2 = 255/256。第一實施例在編碼器接口電路 201中實現(xiàn)限制操作。在另一個實施例中，可以在解碼器接口電路203中實現(xiàn)限制操作。第一實施例的編碼器接口電路201實現(xiàn)在本段落中描述的第一算法。比特a(l)、 a (2)和a (3)采用數(shù)字狀態(tài)χ (1)、x (2)和χ (3)。比特b(l)、b⑵和b (3)總是0。比特a (4) 是x(4)和x(5)的或函數(shù)。比特b(4)是x(4)和x(5)的與函數(shù)，除非χ (1) =χ(2) =χ(3) =χ (4) = χ (5) = 1，在該情況下，a (5) = a (6) = a (7) = a (8) = 1 并且 b (4) = b (5)= b(6) = b(7) = b(8) =0。如果 x(l)、“2)、χ (3)、“4)、χ (5)的任何一個是 0，則 a(5)、 a (6),a (7)和 a (8)采用數(shù)字狀態(tài) χ (6)、x (7)、x (8)和 χ (9)。最后，b(8) = χ (10)，除非 a (1) =a(2) = a(3) = a(4) = a(5) = a(6) = a(7) = a(8) = 1，在該情況下 b(8) = 0。編碼器接口電路201可以被實現(xiàn)為響應(yīng)于提供代碼χ (η)的ADC電路101而定時的數(shù)字狀態(tài)機。 實現(xiàn)用于實現(xiàn)所述的第一算法的數(shù)字狀態(tài)機在本領(lǐng)域內(nèi)的普通技術(shù)人員的技術(shù)范圍內(nèi)。第一實施例的解碼器接口電路203可以如圖5中所示來實現(xiàn)。由編碼器接口電路 201提供的串行表示A被串行入并行出移位寄存器204接收。串行表示B被另一個串行入并行出移位寄存器205接收。移位寄存器204、205向用于二進制加權(quán)代碼206的加法器電路提供了 A和B的二進制加權(quán)代碼的并行表示。加法器電路206向被路由到接收數(shù)字電路 103的并行總線207應(yīng)用并行表示D2。在第二實施例中，解碼器接口電路203實現(xiàn)限制操作，并且編碼器接口電路201實現(xiàn)在本段落中描述的第二算法。比特a (1)、a (2)、a (3)、a (4)、a (5)、a (6)、a (7)和a (8)采用數(shù)字狀態(tài) x(1)、H2)、X(3)、X(4)、X(6)、X(7)、X(8)和 x(9)。比特 b(l) = b (2) = b (3) =b(5) = b(6) = b(7) =0。比特b⑷=“5)和_ = X(10)。在第三實施例中也使用第二算法，其中，不期望限制操作，并且使用由加法器電路206提供的進位比特來提供D2 的二進制加權(quán)表示的第9比特(未示出)。圖6示出第四實施例，它與第一實施例相同，除了一種用于傳送冗余數(shù)字表示D3 的方法之外。在第四實施例中，編碼器接口電路201在單個通道串行接口 A/B上將串行表示A與串行表示B復(fù)用(或交織)。等串行接口時鐘信號SCK從低向高轉(zhuǎn)換時，串行接口 A/B被驅(qū)動到用于表示A的比特a(n)的電壓電平。當(dāng)SCK從高向低轉(zhuǎn)換時，串行接口 A/B 被驅(qū)動到用于表示B的比特b (η)的電壓電平。串行至并行移位寄存器204在SCK的上升沿讀取串行接口 Α/Β以捕獲比特a (η)。串行至并行移位寄存器205在SCK的下降沿讀取串行接口 Α/Β以捕獲比特b(n)。因此，在第四實施例中，在時鐘信號的一個周期期間，經(jīng)由具有單個通道的串行接口來傳送D3的復(fù)合代碼(A，B)的兩個比特。在第一實施例中，在時鐘信號的一個周期期間，經(jīng)由具有兩個通道的串行接口來傳送D3的復(fù)合代碼的兩個比特。ADC電路101可以提供在數(shù)制中的數(shù)字表示D1，該數(shù)字表示Dl在轉(zhuǎn)換循環(huán)期間提供了代碼Dl的漸進地變大的部分的狀態(tài)，代碼Dl逐漸地將可以被該代碼指定的數(shù)值的范圍變窄。因此，ADC電路101可以逐漸地將Dl的數(shù)值不確定范圍變窄。許多類型的順序 ADCs在轉(zhuǎn)換循環(huán)期間逐漸地將數(shù)值不確定范圍變窄，具體地說包括逐次逼近ADCs。具體地說，SAR ADC可以使用與它建立模擬域不確定范圍(前述)基本上相同的方式來將數(shù)值不確定無縫逐漸地變窄。本教導(dǎo)定義了示例性冗余數(shù)制D3 = A+B，其中，A和B被單獨地指定數(shù)值的復(fù)合代碼的分段表示。所定義的用于D3的數(shù)制的冗余性允許在D3的精確數(shù)值變得已知之前(即， 在ADC電路101已經(jīng)將Dl的數(shù)值不確定范圍變窄以僅包括可以被D3指定的一個數(shù)值之前)在串行接口上傳送復(fù)合代碼的幾個比特。具體地說，通過在轉(zhuǎn)換循環(huán)期間選擇和發(fā)送 A和B的單獨比特，編碼器接口電路201逐漸地將用于D3的數(shù)值不確定范圍變窄。更一般而言，編碼器接口電路201選擇在對于D3選擇的冗余數(shù)制中指定值的代碼的漸進地變大的部分的數(shù)字狀態(tài)，使得(在漸進的每一個步驟)已知用于D3的數(shù)值不確定范圍包括在用于 Dl的數(shù)值不確定范圍中的所有值。因此，編碼器接口電路201可以被指定來響應(yīng)于用于Dl 的數(shù)值不確定范圍的逐漸變窄來逐漸地變窄用于D3的數(shù)值不確定范圍。根據(jù)這個原理運行的編碼器接口電路可以此為特征被構(gòu)造來使用數(shù)值逐次逼近算法。許多類型的電路可以被構(gòu)造來使用數(shù)值逐次逼近算法。例如，編碼器接口電路201可以被實現(xiàn)為數(shù)字狀態(tài)機。根據(jù)圖3來實現(xiàn)第五實施例。順序ADC電路101基于復(fù)合代碼來提供數(shù)字表示 D1，每一個復(fù)合代碼由N個代碼X(1)、X )、X(3)、…X(N)組成。在包括N個步驟的模數(shù)轉(zhuǎn)換循環(huán)期間順序地提供該N個代碼。該N個代碼的每一個包括一個或多個比特，該一個或多個比特允許每一個代碼指定P個數(shù)值加權(quán)(值)之一。由數(shù)值表示Dl的復(fù)合代碼指定的數(shù)值被定義為W (χ，1) +W (χ，2) +W (χ，3) +.. W (χ，N)，其中，W (χ，η)表示由代碼χ在轉(zhuǎn)換處理的步驟 η中指定的數(shù)值加權(quán)。具體地說，在第五實施例中，ADC電路101使用用于數(shù)值表示Dl的10 個單比特(P = 2)代碼來實現(xiàn)10步驟(N = 10)逐次逼近模數(shù)轉(zhuǎn)換處理。數(shù)值加權(quán)W(x， η)通常被縮放以匹配1.9的比率，以滿足數(shù)字重疊算法的目標(biāo)。ADC系統(tǒng)200在下述方面包含數(shù)字校正算法數(shù)值加權(quán)W(x，n)可以與它們的標(biāo)稱值略微不同(并且可以從ADC系統(tǒng) 200的一個實例至另一個不同)，以校正在ADC電路101中的模擬參數(shù)的不匹配。圖7a提供了可以用于ADC系統(tǒng)200的特定實例的示例性數(shù)值加權(quán)W(x，n)。數(shù)值加權(quán)W(x，n)可以是在存儲器電路中存儲的固定值(在生產(chǎn)時被編程)，或它們可以在ADC系統(tǒng)200的運行期間被獲得(后臺校準(zhǔn))。圖7a的數(shù)值加權(quán)W(x，η)對應(yīng)于圖7b的值RL(η)和RU(η)，圖 7b的值RL(n)和RU(η)定義了轉(zhuǎn)換處理的每一個步驟η的數(shù)值殘余范圍。RL(n)指定由代碼Χ(η+1)、Χ(η+2)、"·、χ(Ν)表示的殘余數(shù)值的下邊界，并且RU(η)指定其上邊界。具體地說，在第五實施例中，RL (η)被定義為轉(zhuǎn)換處理RL (η) = W(0,n+l)+ff (0,n+2)+. . W(0,10)的每一個剩余步驟的最小數(shù)值加權(quán)W(χ，η)的和。同樣，RU(η)被定義為每一個剩余步驟的最大數(shù)值加權(quán)W(x，n)的和。在另一個實施例中，可以將值RL(n)和RU(n)定義為適用于ADC 系統(tǒng)200的所有實例的固定值，并且值RL(n)和RU(η)被選擇使得每一個數(shù)值殘余范圍寬得足以圍繞最差情況的殘余數(shù)值。第五實施例與第一實施例類似在D1被轉(zhuǎn)換和刪節(jié)為緊湊的8比特直接二進制加權(quán)數(shù)值表示D2。D2的數(shù)值全范圍是從0至255/256。編碼器接口電路201實施限制操作。 將D3編碼為D3 = A+B = D2，其中，A和B單獨地被表示為8比特直接二進制加權(quán)的代碼。 圖4的時序圖適用于第五實施例，并且可以如圖5中所示實現(xiàn)解碼器接口電路203。編碼器接口電路201被實現(xiàn)為數(shù)字狀態(tài)機，該數(shù)字狀態(tài)機用于在轉(zhuǎn)換循環(huán)期間接收數(shù)字代碼Χ (η)，并且在與轉(zhuǎn)換循環(huán)重疊的發(fā)送周期期間依序提供比特a (n)、b (η)。使用將利用MATLAB軟件版本7. 5. 0 (由“Mattworks公司”銷售的軟件)執(zhí)行的表示法來在圖8 中提供數(shù)字狀態(tài)機的軟件描述。數(shù)字狀態(tài)機的運行取決于(在標(biāo)注為“數(shù)值數(shù)據(jù)”的部分中的軟件描述中包括的)在圖7a和圖7b中提供的值。通過下述方式來計算用于Dl的數(shù)值不確定范圍的下界累加所有已知代碼x(n)的加權(quán)W (χ，η)，然后加上RL (η)。通過采用還沒有被分配值的A和B的代碼的比特的最小值(0)來計算用于D3的數(shù)值不確定范圍的下界。當(dāng)提供代碼χ (η)時執(zhí)行編碼處理的步驟(以η = 3開始)，這將用于Dl的數(shù)值不確定范圍變窄，并且允許用于D3的不確定范圍變窄。在編碼處理的每一個步驟中，向用于表示D3的A和B的代碼的比特a(n)、b(n)分配最大數(shù)值，對于該最大數(shù)值，用于D3的數(shù)值不確定范圍的下界不超過Dl的數(shù)值不確定范圍的下界(或被設(shè)置在255/256的上限)。因此，數(shù)字狀態(tài)機被構(gòu)造來使用數(shù)值逐次逼近算法來導(dǎo)出冗余數(shù)字表示D3。軟件響應(yīng)于命令 “ [A, B] = encoderinterfacecircuit (
) ”，其中，"A =
”和 “B = W1000010]”，該命令被定義來指定數(shù)值 D3 = A+B = 67/256+66/256 = 133/256。本領(lǐng)域內(nèi)的普通技術(shù)人員可以從基于軟件的描述合成編碼器接口電路201的數(shù)字狀態(tài)機的晶體管級的實現(xiàn)方式?？梢栽O(shè)想本教導(dǎo)的多種變化形式，并且在此描述的實施例僅是示例性實施例的描述。電路、數(shù)值編碼方案(緊湊以及冗余)和算法的適當(dāng)選擇可以取決于具體應(yīng)用和其他因素，諸如可用類型的半導(dǎo)體、電容器、電阻器、可靠電壓極限、硅區(qū)域、成本和通常在集成電路的設(shè)計中涉及的另外的因數(shù)和考慮。例如，編碼器接口電路可以被實現(xiàn)為在CMOS技術(shù)中的數(shù)字狀態(tài)機，或使用適合于這樣的電路的實現(xiàn)方式的任意其他已知電路技術(shù)、方法和處理技術(shù)來實現(xiàn)編碼器接口電路。編碼的數(shù)字狀態(tài)可以被表示為單個物理現(xiàn)象(電壓、電流、光強、頻率、相位、延遲、溫度等)，并且可以是二進制的(比特)或多級的?？梢詫⒋a (包含包括多級數(shù)字狀態(tài)的代碼)的分辨率表征為被計算為代碼可以采用的多個排列的基于2為底的對數(shù)的多個比特。用于表示數(shù)字狀態(tài)的物理現(xiàn)象可以是單端的、差分的或多個變量的。可以將數(shù)字表示從編碼器接口電路經(jīng)由具有一個或多個數(shù)據(jù)通道的串行接口傳送到解碼器接口電路。串行接口可以沿著適合于傳送被選擇來表示數(shù)字狀態(tài)的物理現(xiàn)象的任何介質(zhì)來傳送信息，該物理線性包括但是不限于經(jīng)由傳導(dǎo)媒體來傳送的電壓和電流信號。 串行接口可以提供電流隔離以限制干擾、增強安全或得出某些其他益處。串行接口可以包含明確的定時信號(例如，時鐘信號)，或它可以是自定時的并且具有或不具有DC平衡功能。擴頻技術(shù)可以用于減少干擾。可以與其他應(yīng)用(包括不執(zhí)行模數(shù)轉(zhuǎn)換的應(yīng)用)共享串行接口，并且可以在單個數(shù)據(jù)流中復(fù)用幾個比特流。串行接口可以是雙向的，并且可以用于構(gòu)成ADC電路和/或接口電路。可以包含用于抑制或防止比特錯誤的任何已知方法，其中包括但是不限于使用糾錯碼來編碼。已經(jīng)在此描述了示例性冗余數(shù)字表示，以說明解碼器接口電路可以是一般的并且低復(fù)雜性的。許多其他的冗余數(shù)字表示可以被定義和使用來實現(xiàn)本教導(dǎo)，其中包括可以或可以不是對稱的(A和B不必是可交換的，例如，A可以具有比B更大的分辨率)或被解釋為由不同的代碼段(A和B)構(gòu)成的數(shù)字表示?？梢赃x擇冗余數(shù)字表示來優(yōu)化特定參數(shù)，例如，減小串行接口的比特率?？梢酝ㄟ^使用相加來組合第一代碼㈧的數(shù)值和第二代碼⑶ 的數(shù)值來獲得冗余數(shù)字表示D3的數(shù)值?？梢哉J(rèn)識到，包含相加由兩個代碼指定的數(shù)值的運算等同于包含減去該數(shù)值的運算，因為可以通過應(yīng)用數(shù)制的定義來實現(xiàn)等同的運算。因此， 示例性冗余數(shù)字表示D3 = A+B等同于冗余數(shù)字表示D3 = A-B、D3 = B-A和D3 = _A_B。根據(jù)本教導(dǎo)實現(xiàn)的ADC系統(tǒng)可以提供任何分辨率的緊湊的數(shù)字表示，包括較高分辨率(例如，16、18或20比特)的表示。由解碼器接口電路向接收數(shù)字電路提供的數(shù)值的數(shù)值表示不必是緊湊的。雖然ADC系統(tǒng)提供緊湊的數(shù)字表示可能的有益的，但是可以認(rèn)識到，根據(jù)本教導(dǎo)的ADC系統(tǒng)可以被構(gòu)造來提供被認(rèn)為適合于應(yīng)用的任何數(shù)字表示。ADC電路可以求取單端的、差分的或偽差分的模擬數(shù)量，并且它可以被構(gòu)造來提供模擬輸入信號的功能的數(shù)字表示(例如，時間導(dǎo)數(shù)、離散傅立葉變換的系數(shù)、相關(guān)參數(shù)等)。ADC電路可以包含完全差分的電路、單端電路或其組合。根據(jù)本教導(dǎo)實現(xiàn)的電路可以包含多個類型的半導(dǎo)體器件(包括MOS、BJT (雙極晶體管)、IGBT (絕緣柵雙極型晶體管)、IGFET (絕緣柵場效應(yīng)晶體管)、JFET (面結(jié)型場效應(yīng)晶體管)、FINFET (鰭式場效電晶體)、有機晶體管、納米碳管裝置等的全部)，其中一些可以被選擇來承受高壓，并且其他可以被選擇來用于低壓電路節(jié)點的快速布置?？梢允褂贸藢ΨQMOS器件之外進一步提供不對稱器件(BCD等)的技術(shù)來實現(xiàn)電路，并且，該技術(shù)可以包含氧化物和具有多個維度和電屬性的其他物理結(jié)構(gòu)。 本教導(dǎo)可以包含被構(gòu)造來實現(xiàn)任何順序模數(shù)轉(zhuǎn)換處理的ADC電路，包括其中從自幾個模數(shù)轉(zhuǎn)換獲得的部分結(jié)果導(dǎo)出結(jié)果的配置。包括多速率濾波處理的濾波處理可以用于組合來自幾個模數(shù)轉(zhuǎn)換的結(jié)果。與本教導(dǎo)組合地使用的模數(shù)轉(zhuǎn)換處理/電路可以包括幾個算法和/ 或電路技術(shù)，其中包括但是不限于數(shù)字重疊、數(shù)字校準(zhǔn)/校正(靜態(tài)或自適應(yīng)的、在背景、前景、循環(huán)或不循環(huán)地運行)、補償、自舉、增益升壓過采樣、不匹配整形、平均、濾波、高頻脈動的應(yīng)用(加性和/或透明)和?；蛴糜诳朔?shù)據(jù)轉(zhuǎn)換器電路的傾斜和/或改善其性能的任何其他已知方法。本教導(dǎo)可以被包含為較大ADC系統(tǒng)和/或在諸如工業(yè)控制系統(tǒng)、醫(yī)療應(yīng)用(例如，χ射線和MRI (核磁共振)機器)、消費者應(yīng)用(例如，游戲和電視機)等的較高功能復(fù)雜度的集成電路系統(tǒng)中的子系統(tǒng)。該本教導(dǎo)的ADC系統(tǒng)可以連接幾個不同的模擬信號，并且編碼器接口電路可以同時編碼幾個數(shù)值的數(shù)字表示，并且通過具有一個或多個數(shù)據(jù)通道的接口以減少的延遲來傳送它們。因此，雖然已經(jīng)示出和描述了本教導(dǎo)的特定實施例，但是對于本領(lǐng)域內(nèi)的技術(shù)人員顯然，在其廣義方面上不偏離本教導(dǎo)的情況下，可以進行改變和修改，并且因此，所附的權(quán)利要求在其范圍內(nèi)要涵蓋在本教導(dǎo)的真實精神和范圍內(nèi)的所有這樣的改變和修改。
權(quán)利要求
1.一種模數(shù)轉(zhuǎn)換器系統(tǒng)，包括模數(shù)轉(zhuǎn)換器電路，其被構(gòu)造來在轉(zhuǎn)換周期期間依序提供多個代碼；編碼器接口電路，其被構(gòu)造來接收所述多個代碼，并且得出冗余數(shù)字表示；所述編碼器接口電路進一步被構(gòu)造來在所述轉(zhuǎn)換周期期間發(fā)送所述冗余數(shù)字表示的一部分。
2.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路被構(gòu)造來使用數(shù)值逐次逼近算法來得出所述冗余數(shù)字表示。
3.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路被構(gòu)造來響應(yīng)于所述模數(shù)轉(zhuǎn)換器電路提供在所述多個代碼中的一個代碼而將所述冗余數(shù)字表示的數(shù)值不確定范圍變窄。
4.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路包括數(shù)字狀態(tài)機，所述數(shù)字狀態(tài)機被構(gòu)造來響應(yīng)于所述模數(shù)轉(zhuǎn)換器電路提供在所述多個代碼中的一個代碼而被定時。
5.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述冗余數(shù)字表示包括第一代碼，用于表示第一數(shù)值；第二代碼，用于表示第二數(shù)值；其中，所述第一代碼和第二代碼是用于指定數(shù)值的復(fù)合代碼的不同分段。
6.根據(jù)權(quán)利要求5所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，使用相加來組合所述第一數(shù)值和所述第二數(shù)值，以計算由所述復(fù)合代碼指定的數(shù)值。
7.根據(jù)權(quán)利要求5所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述第一代碼和第二代碼是所述第一數(shù)值和第二數(shù)值的二進制加權(quán)的表示。
8.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路被構(gòu)造來實現(xiàn)限制操作。
9.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路被構(gòu)造來在時鐘信號的周期期間發(fā)送一組所述冗余數(shù)字表示的至少兩個比特。
10.根據(jù)權(quán)利要求9所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路被構(gòu)造來在所述時鐘信號的上升沿發(fā)送第一比特，并且在所述時鐘信號的下降沿發(fā)送第二比特。
11.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述編碼器接口電路被構(gòu)造來在發(fā)送周期期間發(fā)送所述冗余數(shù)字表示，其中所述發(fā)送周期的至少一半與所述轉(zhuǎn)換周期重疊。
12.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述模數(shù)轉(zhuǎn)換器電路被構(gòu)造來使用逐次逼近算法來運行。
13.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述模數(shù)轉(zhuǎn)換器電路被構(gòu)造來使用數(shù)字重疊算法來運行。
14.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述模數(shù)轉(zhuǎn)換器電路被構(gòu)造來使用數(shù)字校正算法來運行。
15.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器系統(tǒng)，其中，所述多個代碼由被所述模數(shù)轉(zhuǎn)換器電路依序提供的第一數(shù)量的代碼構(gòu)成，并且其中，所述冗余數(shù)字表示的代碼包括第二數(shù)量的比特，其中，所述第二數(shù)量大于所述第一數(shù)量。
16.一種用于編碼和發(fā)送從由模數(shù)轉(zhuǎn)換器電路實現(xiàn)的依序模數(shù)轉(zhuǎn)換處理獲得的第一數(shù)值的方法，包括步驟接收對于第一數(shù)制定義的第一組代碼；所述第一組代碼將所述第一數(shù)值限制為由第一數(shù)值不確定范圍圍繞；使用用于指定數(shù)值的代碼來提供與所述第一數(shù)制不同的第二數(shù)制； 向?qū)τ谒龅诙?shù)制定義的代碼的一部分分配數(shù)字狀態(tài)，以限定圍繞所述第一數(shù)值不確定范圍的第二數(shù)值不確定范圍；以及在所述模數(shù)轉(zhuǎn)換處理結(jié)束之前，發(fā)送代表對于所述第二數(shù)制定義的所述代碼的部分的所述分配的數(shù)字狀態(tài)的信號。
17.根據(jù)權(quán)利要求16所述的方法，進一步包括步驟實現(xiàn)數(shù)值逐次逼近算法，以限定圍繞所述第一數(shù)值不確定范圍的所述第二數(shù)值不確定范圍。
18.根據(jù)權(quán)利要求16所述的方法，進一步包括步驟使用對于所述第二數(shù)制定義的代碼的第一分段來定義第一分段數(shù)值； 使用對于所述第二數(shù)制定義的所述代碼的第二分段來定義第二分段數(shù)值； 使用相加來組合所述第一分段數(shù)值和所述第二分段數(shù)值。
19.根據(jù)權(quán)利要求18所述的方法，其中，對于所述數(shù)制定義的所述代碼的所述第一分段和所述第二分段是可交換的。
20.根據(jù)權(quán)利要求16所述的方法，進一步包括步驟 在所述模數(shù)轉(zhuǎn)換處理中實現(xiàn)數(shù)字校正算法。
全文摘要
一種模數(shù)轉(zhuǎn)換器系統(tǒng)和方法，包括模數(shù)轉(zhuǎn)換器電路，其被構(gòu)造來依序提供多個代碼，所述多個代碼用于指定在第一數(shù)制中的數(shù)值。所述模數(shù)轉(zhuǎn)換器系統(tǒng)進一步包括編碼器接口電路，所述編碼器接口電路被構(gòu)造來接收所述多個代碼，并且得出冗余數(shù)字表示。在轉(zhuǎn)換周期期間發(fā)送所述冗余數(shù)字表示的一部分。所述編碼器接口電路可以被構(gòu)造來使用數(shù)值逐次逼近算法來導(dǎo)出所述冗余數(shù)字表示?？梢栽谒鲛D(zhuǎn)換周期期間經(jīng)由串行接口來發(fā)送所述冗余數(shù)字表示的一個相當(dāng)大的部分，以減少整體延遲。
文檔編號H03M1/12GK102291143SQ20111013781
公開日2011年12月21日 申請日期2011年5月18日 優(yōu)先權(quán)日2010年5月18日
發(fā)明者斯坦斯加德·馬德森·加斯帕 申請人:凌力爾特有限公司