專利名稱：雙邊沿觸發(fā)的狀態(tài)保持的可掃描觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種雙邊沿觸發(fā)的狀態(tài)保持的可掃描觸發(fā)器。
背景技術(shù)：
隨著集成電路工藝特征尺寸的下降，電路工作頻率的上升，降低電路的泄露功耗已經(jīng)成為了集成電路設(shè)計的焦點和難點。而由時序單元(觸發(fā)器和鎖存器)和時鐘網(wǎng)絡(luò)組成的時鐘系統(tǒng)是VLSI (超大規(guī)模集成電路)系統(tǒng)中最大的功耗來源之一。統(tǒng)計表明大約有30%到60%的泄露功耗都由時鐘系統(tǒng)產(chǎn)生，因此降低觸發(fā)器的功耗就有著深遠的意義 (參見文獻[2])。在文獻[1]中，H. Karimiyan, S. M. Sayedi和H. Saidi設(shè)計的雙邊沿觸發(fā)的狀態(tài)保持的可掃描觸發(fā)器(Dual-edgetriggered state-retention scan flip-flop, DET-SRSFF)就是針對觸發(fā)器的低功耗而提出的結(jié)構(gòu)，如圖1(a)、圖1(b)所示。整體來講， 該結(jié)構(gòu)主要是采用了下面6種低功耗技術(shù)1、采用power-gating技術(shù)，增加CG和SLEEP控制信號，切斷睡眠狀態(tài)時電源到地的通路，降低泄漏功耗。2、采用多閾值MOS管技術(shù)，關(guān)鍵路徑采用低閾值電壓的MOS管來保證速度，非關(guān)鍵路徑采用高閾值電壓MOS管來降低功耗。3、采用多電源電壓技術(shù)，因為脈沖產(chǎn)生電路消耗了很大部分的功耗，所以脈沖產(chǎn)生時采用了低電壓的電源，降低功耗。4、采用低電壓技術(shù)，對于觸發(fā)器的鎖存部分，睡眠狀態(tài)時，通過降低鎖存部分的電源電壓來降低泄漏功耗。5、由于低電平技術(shù)可能導(dǎo)致鎖存的高電平不理想，從而引起輸出連接的PMOS管不能完全關(guān)斷，增大功耗。所以DET-SRSFF引入了 LFB(leakage feedback buffer)的結(jié)構(gòu)來防止鎖存部分的不理想高電平引起的大的泄漏電流。6、采用柵長偏斜(gate-length biasing)技術(shù)。在文獻[3]中提出了這種技術(shù)， 它是通過微調(diào)MOS管的柵長來降低功耗。一般來講，柵長微調(diào)10%以內(nèi)，保證了版圖結(jié)構(gòu)的基本規(guī)整的同時，可以降低相當(dāng)可觀的功耗。在文獻[1]中，作者利用HSPICE仿真將DET-SRSFF與CBS_ip (文獻[2])、 印-DSFF (文獻[4])、SPGFF (文獻[5])、CDFF (文獻[6])以及 D2LCFF (文獻[7])進行了比較。雖然DET-SRSFF的功耗延遲積不是最低的，但是整體來講，DET-SRSFF在功耗延遲積很小的同時，具有狀態(tài)保持(沒有懸浮節(jié)點)和可掃描的優(yōu)點。下面首先介紹現(xiàn)有的靜態(tài)鎖存以及泄漏反饋緩沖電路。圖1 (a)中，CG表示時鐘脈沖門信號(Clock Gate)，CLOCK表示時鐘信號；圖1 (b) 中，SE表示掃描使能信號(Scan Enable)，上面加“-”表示SE的反信號；SI、S0分別表示掃描輸入信號和掃描輸出信號；SLEEP表示睡眠信號；P表示脈沖輸出信號。傳統(tǒng)的DET-SRSFF的靜態(tài)鎖存以及輸入輸出電路如圖1 (b)所示，DET-SRSFF的靜態(tài)鎖存部分采用了低電壓技術(shù)。在工作模式下，SLEEP點為低電平(O)時，PMOS管MP5導(dǎo)通， 該靜態(tài)鎖存部分的電源電壓為VCCH，電路正常工作。而睡眠模式下，SLEEP為1，MP5斷開， 該靜態(tài)鎖存部分的電源電壓是VCCH通過兩個NMOS管麗5和MN6傳輸后得到的電壓(VCCH 減去2Vth)，具有兩個NMOS管閾值電壓的損失，其中Vth表示麗1和麗2的閾值電壓。這樣，就降低了睡眠模式下的泄漏電流，節(jié)省了功耗。但是睡眠模式下該靜態(tài)鎖存部分的高電平就會出現(xiàn)非理想高電平的情形，這時輸出緩沖結(jié)構(gòu)中的PMOS管就會出現(xiàn)不完全關(guān)斷的情形，會引起大的泄漏電流。 于是文獻[1]中借用了文獻[8]中提出的泄漏反饋緩沖(LFB)結(jié)構(gòu)(圖1 (b)中用圓圈標(biāo)出)。LFB本來是用來防止在使用多閾值電壓MOS管時引起的大的泄漏電流，而文獻[1]中用來防止非理想電平引起的大的泄漏電流，同時保證輸出的電平為理想電平。LFB的電路結(jié)構(gòu)(是DET-SRSFF的輸出電路)從圖1 (b)中單獨拿出來后如圖2所示。在工作模式下，SLEEP為0，MPl和MNl導(dǎo)通，整個結(jié)構(gòu)相當(dāng)于一個反相器。SLEEP為1 時，MPl和麗1斷開。f端會保持之前的電平。由于0端可能出現(xiàn)不理想的電平，ΜΡ3和麗3 可能不完全截止，但是ΜΡ2和麗2中總有一個會完全截止，所以限制了泄漏電流。同時f端總是連接到VCCH或者地線GND，所以具有理想的高低電平。傳統(tǒng)的脈沖產(chǎn)生結(jié)構(gòu)在圖1(a)中已經(jīng)給出，其工作過程為工作狀態(tài)時，CG為0，MPl導(dǎo)通，麗1截止，節(jié)點1信號為CLOCK的非。節(jié)點4是1 的延遲后的一個信號。后面的部分是一個異或門，P為節(jié)點1的電壓V(I)和節(jié)點4的電壓 ν⑷的異或。當(dāng)CLOCK跳變時，1跳變，4還沒變，因此1和4電壓不同，從而P輸出為高電平，當(dāng)經(jīng)過INV2和INV3的延遲后，4和1的電壓變得一樣，P變回低電平。這樣每次CLOCK 跳變，都會產(chǎn)生一個高電平脈沖。睡眠狀態(tài)時，CG為1，MP4截止，MN4導(dǎo)通，這樣1節(jié)點始終被拉到低電平，CLOCK的跳變不能傳到1處，P節(jié)點不產(chǎn)生脈沖。但是上面的結(jié)構(gòu)還存在一個問題當(dāng)要進入睡眠狀態(tài)時，CG會由0變?yōu)?，本來預(yù)期是P處馬上停止產(chǎn)生脈沖。但是實際上如果在節(jié)點1處于高電平時，CG由0變?yōu)榱?1的話，那么節(jié)點1處會由1跳變?yōu)?，這時就會在P處產(chǎn)生一個脈沖。就是說CG的上跳沿出現(xiàn)在CLOCK為低時，會產(chǎn)生一個由CG上跳產(chǎn)生的不需要的脈沖。上面提到的參考文獻如下[1]H. Karimiyan S. M. Sayedi H. Saidi, "Low-power dual-edgetriggered state-retent ionscan flip-flop", IET Comput. Digit. Tech.,2010, Vol. 4, Iss.5, pp.410-419[2] ZHAO P.，MCNEELY J. , G0LC0NDA P.，BAY0UMI Μ. Α.，BARCENAS R. Α.，KUANG W.， “Low-power clock branch sharingdouble-edgetriggered flip-flop",IEEE Trans. VLSI Syst.，2007，15，(3)，pp.338-345[3]GUPTA P.，KAHNG A. B.，SHARMA P.，SYLVESTERD. ,"Gate-Iengthbiasing for runtime-leakage control，，，IEEE Trans. Comput. Aided-Des. , 2006, 25, (8), pp.1475-1485[4] TSCHANZ J.，NARENDRA S.，CHEN Ζ.，BORKAR S.，SACHDEV Μ.，DE V. ,”Comparative delay and energy of singleedge-triggered anddual edge triggeredpulsed flip-flops forhigh-performancemicroprocessors" . Proc. 2001 Int. Symp. Low onPowerElectronics and Design, ISPLED, Huntington Beach, California, USA,2001, pp.147-152[5]NEDOVIC ' N. , 0KL0BDZIJA V. G. ,"Dual-edge triggeredstorageelements and clocking strategy for low-power systems",IEEETrans. VLSI Syst. ,2005,13,(5), pp. 577-590[6] ZHAO P. , DARffISH Τ. , BAY0UMI Μ. , "High-performanceandlow power conditional discharge flip-flop”，IEEE Trans. VLSISyst. ,2004,12, (5), pp. 477-484[7] CHIOU L. -Y. , LOU S. -C. , "An energy-eff icientdualedgetriggered level—converting flip-flop". IEEE Int. Symp. on Circuitsand Systems, ISCAS, May 2007，pp.1157-1160[8]KAO J. , CHANDRAKASAN A. P. , "MTCMOS sequentialcircuits" . Proc. 2 7th European Solid-State Circuits Conf. (ESSCIRC2001), September 2001, pp.317-320。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是，如何提高電路運行速度，同時降低電路的功耗。
發(fā)明內(nèi)容
為了解決上述技術(shù)問題，本發(fā)明提供了一種雙邊沿觸發(fā)的狀態(tài)保持的可掃描觸發(fā)器，包括相互連接的脈沖產(chǎn)生電路和靜態(tài)鎖存電路，所述靜態(tài)鎖存電路包括泄漏反饋脈沖結(jié)構(gòu)，所述泄漏反饋脈沖結(jié)構(gòu)包括3個PMOS管MPl MP3和1個匪OS管MN3，MPl的第一端連接睡眠信號，MP2的第一端連接掃描輸出信號；MP1、MP2的第二端相連，且連接電源VCCH，MP1、MP2的第三端相連，且連接MP3的第一端；MP3的第二端連接所述掃描輸出信號的反信號以及麗3的第一端，MP3的第三端連接麗3的第二端，麗3的第三端接地線。其中，所述脈沖產(chǎn)生電路包括5個PMOS管MP7 MP10、MPcg ；5個匪OS管MN7 麗10、麗Cg ；以及3個反相器INVl INV3 ；MP7的第一端連接時鐘脈沖門信號，第二端連接 MP8的第一端，第三端連接麗eg的第一端及MN8的第三端；MP8的第二端連接時鐘信號和麗7的第一端，第三端連接MN7的第二端、MN8的第一端以及MP9的第一端；麗7的第三端連接MN8的第二端以及地線，第二端連接反相器INV2的第一端、INVl的第一端及MPlO的第二端；INV2的第三端連接另一電源VCCL，第四端連接地線，第二端連接INV3的第一端；INV3 的第三端連接MPcg的第三端，第四端接地，第二端連接麗eg的第二端、MP9的第三端、麗9 的第三端、MPlO的第一端及MNlO的第一端；MPcg的第二端接所述電源VCCL，第一端接MNcg 的第一端；麗eg的第三端接地；MPlO的第三端接麗10的第三端、MN9的第二端、MP9的第二端以及脈沖輸出信號。其中，電源VCCH所提供的電壓大于電源VCCL所提供的電壓。(三)有益效果本發(fā)明具有以下有益效果本發(fā)明對傳統(tǒng)DET-SRSFF的脈沖產(chǎn)生電路和靜態(tài)鎖存以及輸入輸出電路中作為輸出結(jié)構(gòu)的泄露反饋緩沖電路(LFB)進行了改進。在完全保留DET-SRSFF低功耗優(yōu)勢的前提下，簡化了 LFB結(jié)構(gòu)。另外修正了脈沖產(chǎn)生電路，去掉了產(chǎn)生的冗余脈沖。最后用HSPICE的仿真結(jié)果表明改進后的結(jié)構(gòu)在功耗和速度方面都具有優(yōu)勢。 功耗延遲積方面具有19. 56%的降低，使得改進后的DET-SRSFF更加適應(yīng)集成電路發(fā)展對于觸發(fā)器的要求。


圖1 (a)是傳統(tǒng)的DET-SRSFF的脈沖產(chǎn)生電路；圖1 (b)傳統(tǒng)的DET-SRSFF的靜態(tài)鎖存以及輸入輸出電路；圖2是傳統(tǒng)的泄漏反饋緩沖結(jié)構(gòu)(LFB)，其包含在圖1 (b)中；圖3中(a)是本發(fā)明的簡化LFB后的靜態(tài)鎖存電路；(b)是本發(fā)明的修改后的脈沖產(chǎn)生電路；圖4(a)是原脈沖產(chǎn)生電路圖1 (a)的波形，圖4(b)是修改后電路圖3中(b)的脈沖產(chǎn)生波形；圖5是仿真配置圖；圖6是簡化前后DET-SRSFF的仿真波形。
具體實施例方式下面結(jié)合附圖和實施例，對本發(fā)明的具體實施方式
作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。本發(fā)明對圖1 (a)的DET-SRSFF的脈沖產(chǎn)生電路和圖1 (b)的DET-SRSFF的靜態(tài)鎖存以及輸入輸出電路(具體來說是其中作為輸出結(jié)構(gòu)的LFB電路即圖2)分別進行了改進。對圖1 (b)的改進如下通過圖1 (b)中我們可以看到，靜態(tài)鎖存部分由于門控管只斷開了電源VCCH，所以鎖存的電平只會出現(xiàn)高電平的損失，而不會出現(xiàn)低電平的損失。所以 LFB就不用考慮NMOS不能完全關(guān)斷的情況。麗1和麗2可以刪除，同時為了降低泄漏電流， MN3應(yīng)換為高閾值電壓的NMOS管。另外，由于圖1(b)中原本就存在控制MP2的Q信號，所以不需要通過反相器來產(chǎn)生該信號。于是，圖1(b)經(jīng)過簡化后，得到的結(jié)構(gòu)如圖3中(a)所示。其中HVT表示高閾值電壓的MOS管；LVT表示低閾值電壓的MOS管。簡化后的結(jié)構(gòu)保留了原有結(jié)構(gòu)的所有低功耗技術(shù)以及結(jié)構(gòu)優(yōu)點。同時結(jié)構(gòu)上減少了 10個不必要的MOS管(包括兩個LFB中各4個MOS管以及產(chǎn)生信號的1個反相器)O為了防止傳統(tǒng)的脈沖產(chǎn)生結(jié)構(gòu)(圖1(a))中可能產(chǎn)生的問題(如背景技術(shù)中所述)，本發(fā)明將圖1(a)的脈沖產(chǎn)生電路修改為圖3中(b)中的結(jié)構(gòu)。增加了兩個NMOS管 MPcg和^cg,都直接由CG信號控制。麗eg的作用是當(dāng)CG變?yōu)?時，將節(jié)點4信號拉低，這樣節(jié)點1和4會被同時拉到低電平，異或門的輸出節(jié)點P不會產(chǎn)生高電平，這樣CG就能很好地切斷P處脈沖的產(chǎn)生。而MPcg的作用是為了隔斷節(jié)點4前面的反相器對節(jié)點4的影響，同時MPcg還可以在睡眠狀態(tài)下，降低該反相器器的泄漏功耗。圖4(a)、圖4(b)給出了改動前后脈沖產(chǎn)生的波形圖。仿真波形可以看出，圖1 (a) 的電路在CG跳變?yōu)楦邥r，產(chǎn)生了一個額外的脈沖，這是不需要的。而修改后的電路沒有多余的脈沖。這樣不僅保證了功能的正確性，更是減少了脈沖的產(chǎn)生，降低了一部分的功耗。 實驗仿真驗證利用改進后的脈沖產(chǎn)生電路(圖3中(b))和靜態(tài)鎖存電路(圖3中(a))，組成了雙邊沿觸發(fā)的脈沖觸發(fā)器，將圖3的(a)、(b)中的節(jié)點P(脈沖輸出信號)連接在一起即可。為了模擬真實的環(huán)境，仿真電路信號都通過兩個反相器組成的緩沖器輸送給電路內(nèi)部， 如圖5所示。利用HSPICE并采用SMIC 90nm工藝庫進行仿真(電源電壓VCCH = IV，低電源電壓VCCL采用0.8V)，結(jié)果表明速度和功耗均有改善。下面圖6給出了仿真輸出波形。其中 Ql為簡化后的DET-SRSFF的Q端輸出，Q2為簡化前的DET-SRSFF的Q端輸出?？梢钥吹剑贑G為低電平期間(工作模式下)，D信號會在clock的跳變沿傳輸?shù)?Q端。二者邏輯上都能正常工作。其中SLEEP信號的高電平要比CG窄，這樣設(shè)置的原因在文獻[1]中有提到因為CG控制脈沖的產(chǎn)生，SLEEP控制靜態(tài)鎖存部分的電源供給。所以在CG為低電平(工作模式)期間，SLEEP應(yīng)該始終為低，以提供靜態(tài)鎖存部分正常的電源電壓。所以為了保證電路正常工作，SLEEP的脈沖要比CG窄。利用HSPICE的測量函數(shù)，可以得到延遲時間和功耗(100個時鐘周期的平均功耗) 如表1所示表1改進前后DET-SRSFF的延遲和功耗
權(quán)利要求
1.一種雙邊沿觸發(fā)的狀態(tài)保持的可掃描觸發(fā)器，其特征在于，包括相互連接的脈沖產(chǎn)生電路和靜態(tài)鎖存電路，所述靜態(tài)鎖存電路包括泄漏反饋脈沖結(jié)構(gòu)，所述泄漏反饋脈沖結(jié)構(gòu)包括3個PMOS管MPl MP3和1個匪OS管MN3，MP1的第一端連接睡眠信號，MP2的第一端連接掃描輸出信號；MP1、MP2的第二端相連，且連接電源VCCH，MP1、MP2的第三端相連，且連接MP3的第一端；MP3的第二端連接所述掃描輸出信號的反信號以及MN3的第一端，MP3的第三端連接MN3的第二端，MN3的第三端接地線。
2.如權(quán)利要求1所述的觸發(fā)器，其特征在于，所述脈沖產(chǎn)生電路包括5個PMOS管MP7 MP10、MPcg ；5個匪OS管MN7 MN10、MNcg ；以及3個反相器INVl INV3 ；MP7的第一端連接時鐘脈沖門信號，第二端連接MP8的第一端，第三端連接麗eg的第一端及MN8的第三端；MP8的第二端連接時鐘信號和麗7的第一端，第三端連接麗7的第二端、MN8的第一端以及MP9的第一端；麗7的第三端連接MN8的第二端以及地線，第二端連接反相器INV2的第一端、INVl的第一端及MPlO的第二端；INV2的第三端連接另一電源VCCL，第四端連接地線，第二端連接INV3的第一端；INV3的第三端連接MPcg的第三端，第四端接地，第二端連接MNcg的第二端、MP9的第三端、MN9的第三端、MPlO的第一端及MNlO的第一端；MPcg的第二端接所述電源VCCL，第一端接MNcg的第一端；MNcg的第三端接地；MPlO的第三端接MNlO 的第三端、MN9的第二端、MP9的第二端以及脈沖輸出信號。
3.如權(quán)利要求1或2所述的觸發(fā)器，其特征在于，電源VCCH所提供的電壓大于電源 VCCL所提供的電壓。
全文摘要
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，公開了一種雙邊沿觸發(fā)的狀態(tài)保持的可掃描觸發(fā)器，其特征在于，包括相互連接的脈沖產(chǎn)生電路和靜態(tài)鎖存電路，所述靜態(tài)鎖存電路包括泄漏反饋脈沖結(jié)構(gòu)。本發(fā)明對傳統(tǒng)DET-SRSFF的脈沖產(chǎn)生電路和靜態(tài)鎖存以及輸入輸出電路中的泄露反饋緩沖電路(LFB)進行了改進。在完全保留DET-SRSFF低功耗優(yōu)勢的前提下，簡化了LFB結(jié)構(gòu)。另外修正了脈沖產(chǎn)生電路，去掉了產(chǎn)生的冗余脈沖。最后用HSPICE的仿真結(jié)果表明改進后的結(jié)構(gòu)在功耗和速度方面都具有優(yōu)勢。功耗延遲積方面具有19.56％的降低，使得改進后的DET-SRSFF更加適應(yīng)集成電路發(fā)展對于觸發(fā)器的要求。
文檔編號H03K3/037GK102347749SQ201110138559
公開日2012年2月8日 申請日期2011年5月26日 優(yōu)先權(quán)日2011年5月26日
發(fā)明者劉俐敏, 李夏禹, 賈嵩 申請人:北京大學(xué)