專利名稱：一種fpga輸入輸出塊阻抗匹配控制方法及控制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及一種FPGA輸入輸出塊阻抗匹配控制方法及控制系統(tǒng)。
背景技術(shù)：
FPGA主要由大量的可編程單元、輸入輸出塊和布線資源構(gòu)成。輸入輸出塊是內(nèi)部可編程單元與外部引腳的可編程接口。隨著FPGA芯片規(guī)模日益增大和系統(tǒng)時(shí)鐘速率日益提高，電路板上的信號(hào)反射和振鈴現(xiàn)象越來(lái)越突出，保持信號(hào)完整性成為關(guān)鍵問(wèn)題。傳統(tǒng)的阻抗匹配方法是在靠近器件引腳處加裝終端電阻器，使得I/O阻抗與傳輸線特征阻抗匹配。但這樣會(huì)加大電路板面積和組件數(shù)，在大規(guī)模芯片中實(shí)現(xiàn)起來(lái)很困難。

發(fā)明內(nèi)容
為了解決上述問(wèn)題，本發(fā)明實(shí)施例的目的在于提供一種FPGA輸入輸出塊阻抗匹配控制方法及控制系統(tǒng)。本發(fā)明實(shí)施例是這樣實(shí)現(xiàn)的，一種FPGA輸入輸出塊阻抗匹配控制方法，所述方法包括以下步驟
主控制器設(shè)置驅(qū)動(dòng)管為默認(rèn)導(dǎo)通狀態(tài)；
主控制器輸出N_0R_P為低電平，P參考基準(zhǔn)電壓VPREF與外接基準(zhǔn)電阻到地的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_L0_P到主控制器；
主控制器根據(jù)輸入HI_L0_P，輸出8位串行信號(hào)DATA到所有的本地控制器，本地控制器根據(jù)所述DATA信號(hào)對(duì)P驅(qū)動(dòng)管進(jìn)行導(dǎo)通信息調(diào)整，當(dāng)HI_L0_P為低電平時(shí)，P驅(qū)動(dòng)管調(diào)整完成；
主控制器輸出N_0R_P為高電平，N參考基準(zhǔn)電壓VNREF與外接基準(zhǔn)電阻到I/O電源VCC 的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_L0_N到主控制器；
主控制器根據(jù)輸入HI_L0_N，輸出8位串行信號(hào)DATA到所有的本地控制器，本地控制器根據(jù)所述DATA信號(hào)對(duì)N驅(qū)動(dòng)管進(jìn)行導(dǎo)通信息調(diào)整，當(dāng)HI_L0_N為高電平時(shí)，N驅(qū)動(dòng)管調(diào)整完成；
調(diào)整完成標(biāo)志信號(hào)DONE跳變?yōu)楦唠娖?。進(jìn)一步地，所述默認(rèn)導(dǎo)通狀態(tài)為精調(diào)驅(qū)動(dòng)管全部關(guān)閉，粗調(diào)驅(qū)動(dòng)管中的三個(gè)導(dǎo)通。進(jìn)一步地，所述主控制器輸出的8位串行信號(hào)DATA中的前五位直接控制精調(diào)驅(qū)動(dòng)管，以計(jì)數(shù)方式不斷開(kāi)啟精調(diào)驅(qū)動(dòng)管，直到完成對(duì)精調(diào)驅(qū)動(dòng)管的調(diào)整；后三位經(jīng)過(guò)譯碼器控制粗調(diào)驅(qū)動(dòng)管，一次性完成對(duì)粗調(diào)驅(qū)動(dòng)管的調(diào)整。進(jìn)一步地，本地控制器工作過(guò)程為接收到的8位串行信號(hào)DATA送入8位移位寄存器，其中，移位寄存器輸出的低三位經(jīng)過(guò)譯碼器產(chǎn)生7位輸出，再經(jīng)過(guò)7位鎖存器，在7位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)0和三態(tài)控制信號(hào)TRI，產(chǎn)生粗調(diào)控制信號(hào)CP<7:1>和CN<7:1> ；移位寄存器輸出的高五位直接送入5位鎖存器，在5位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)O和三態(tài)控制信號(hào)TRI，產(chǎn)生精調(diào)控制信號(hào)FP<5:1>和FN<5:1>。本發(fā)明 實(shí)施例的另一目的在于一種FPGA輸入輸出塊阻抗匹配控制系統(tǒng)，包括一個(gè)主控制器、N個(gè)本地控制器、N個(gè)多個(gè)驅(qū)動(dòng)管、N-2個(gè)接收器、第一比較器、第二比較器、一個(gè)連接到地的參考電阻和一個(gè)連接到I/O電源VCC的參考電阻，所述N為根據(jù)需要選取的大于2的整數(shù)，
所述N個(gè)本地控制器均連接到該主控制器的DATA引腳、LCLK引腳、N_0R_P引腳以及 UPDATE引腳，每個(gè)本地控制器對(duì)應(yīng)連接一個(gè)驅(qū)動(dòng)管，
一個(gè)驅(qū)動(dòng)管與一個(gè)連接到地的參考電阻Rpkef相連，并且該驅(qū)動(dòng)管還連接到第一比較器的反相輸入端，該第一比較器的輸出端連接到該主控制器的HI_L0_P引腳；另有一個(gè)驅(qū)動(dòng)管分別與第二比較器的反相輸入端、一個(gè)另一端連接到I/O電源VCC的參考電阻Rnkef相連， 該第二比較器的輸出端連接到該主控制器的HI_L0_N引腳；對(duì)于另外的N-2個(gè)驅(qū)動(dòng)管，每個(gè)驅(qū)動(dòng)管分別連接一個(gè)接收器。進(jìn)一步地，所述本地控制器包括移位寄存器，與所述移位寄存器相連的譯碼器，所述譯碼器的輸出端分別與兩個(gè)7位的鎖存器組相連，所述兩個(gè)7位鎖存器組分別與7位P 預(yù)驅(qū)動(dòng)器、7位N預(yù)驅(qū)動(dòng)器相連，所述7位P預(yù)驅(qū)動(dòng)器和7位N預(yù)驅(qū)動(dòng)器的輸入端連接有導(dǎo)通信號(hào)邏輯電路；所述移位寄存器還與兩個(gè)5位的鎖存器組相連，所述兩個(gè)5位鎖存器組分別與5位P預(yù)驅(qū)動(dòng)器、5位N預(yù)驅(qū)動(dòng)器相連，
UPDATE和N_0R_P經(jīng)過(guò)所述導(dǎo)通信號(hào)邏輯電路，由所述導(dǎo)通信號(hào)邏輯電路產(chǎn)生用于P驅(qū)動(dòng)管導(dǎo)通情況的更新信號(hào)UPDATE_P和用于N驅(qū)動(dòng)管導(dǎo)通情況的更新信號(hào)UPDATE_N。在本發(fā)明的實(shí)施例中，通過(guò)采用新的FPGA輸入輸出塊阻抗匹配方法，取得以下有益效果調(diào)整完成標(biāo)志信號(hào)DONE跳變?yōu)楦唠娖揭院?，通過(guò)芯片內(nèi)部的驅(qū)動(dòng)管即可實(shí)現(xiàn)FPGA 輸入輸出塊和傳輸線終端的匹配，實(shí)現(xiàn)信號(hào)高速無(wú)損耗傳輸。


圖1是本發(fā)明實(shí)施例提供的FPGA輸入輸出塊阻抗匹配控制系統(tǒng)結(jié)構(gòu)圖； 圖2是本發(fā)明實(shí)施例提供的主控制器P驅(qū)動(dòng)管調(diào)整時(shí)序轉(zhuǎn)換圖3是本發(fā)明實(shí)施例提供的主控制器時(shí)序圖； 圖4是本發(fā)明實(shí)施例提供的本地控制器結(jié)構(gòu)示意圖； 圖5是本發(fā)明實(shí)施例提供的驅(qū)動(dòng)管示意圖。
具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。圖1示出了本發(fā)明實(shí)施例提供的FPGA輸入輸出塊阻抗匹配控制系統(tǒng)的結(jié)構(gòu)，包括一個(gè)主控制器、N個(gè)本地控制器、N個(gè)多個(gè)驅(qū)動(dòng)管、N-2個(gè)接收器、第一比較器、第二比較器、 一個(gè)連接到地的參考電阻和一個(gè)連接到I/O電源VCC的參考電阻。其中，N為大于2的整數(shù)，根據(jù)需要進(jìn)行選取。
所述N個(gè)本地控制器(在本實(shí)施例中，N為4)均連接到該主控制器的DATA引腳、 LCLK引腳、N_0R_P引腳以及UPDATE引腳。每個(gè)本地控制器對(duì)應(yīng)連接一個(gè)驅(qū)動(dòng)管(通過(guò)CP、 FP、CN、FN)。其中，一個(gè)驅(qū)動(dòng)管與一個(gè)連接到地的參考電阻Rpkef相連，并且該驅(qū)動(dòng)管還連接到第一比較器的反相輸入端。該第一比較器的輸出端連接到該主控制器的HI_L0_P引腳。 其中，另有一個(gè)驅(qū)動(dòng)管分別與第二比較器的反相輸入端、一個(gè)另一端連接到I/O電源VCC的參考電阻Rnkef相連。該第二比較器的輸出端連接到該主控制器的HI_L0_N引腳。對(duì)于另外的N-2個(gè)驅(qū)動(dòng)管，每個(gè)驅(qū)動(dòng)管分別連接一個(gè)接收器。除此以外，該主控制器還包括CLK輸入引腳、EN輸入引腳以及DONE輸出引腳。圖2為本發(fā)明實(shí)施例提供的主控制器P驅(qū)動(dòng)管調(diào)整時(shí)序轉(zhuǎn)換圖，SX為主控制器的某種內(nèi)部狀態(tài)(X為廣64)。時(shí)序說(shuō)明如下
(1)系統(tǒng)啟動(dòng)時(shí)，主控制器進(jìn)入狀態(tài)S0，當(dāng)接收到HI_L0_P為“0”時(shí)，進(jìn)入狀態(tài)Si，輸出 DATA為“00000_011”，P驅(qū)動(dòng)管調(diào)整完成；當(dāng)接收到HI_L0_P為“1”時(shí)，進(jìn)入狀態(tài)S2。(2)當(dāng)接收到HI_L0_P*“0”時(shí)，進(jìn)入狀態(tài)S3，輸出DATA為“00000_011”，P驅(qū)動(dòng)管調(diào)整完成；當(dāng)接收到HI_L0_P為“1”時(shí)，進(jìn)入狀態(tài)S4。(3)當(dāng)接收到HI_L0_P*“0”時(shí)，進(jìn)入狀態(tài)S5，輸出DATA為“00001_011”，P驅(qū)動(dòng)管調(diào)整完成；當(dāng)接收到HI_L0_P為“1”時(shí)，進(jìn)入狀態(tài)S6。(4)當(dāng)接收到HI_L0_P*“0”時(shí)，進(jìn)入狀態(tài)S7，輸出DATA為“00010_011”，P驅(qū)動(dòng)管調(diào)整完成；當(dāng)接收到HI_L0_P為“1”時(shí)，進(jìn)入狀態(tài)S8。中間的時(shí)序與上述4個(gè)時(shí)序過(guò)程類似，此處不再贅述。(32)當(dāng)接收到 HI_L0_P*“0” 時(shí)，進(jìn)入狀態(tài) S63，輸出 DATA 為 “11110_011”，P 驅(qū)動(dòng)管調(diào)整完成；當(dāng)接收到HI_L0_P為“1”時(shí)，進(jìn)入狀態(tài)S64，P驅(qū)動(dòng)管調(diào)整完成。參見(jiàn)圖3，為本發(fā)明實(shí)施例提供的主控制器時(shí)序，主控制器輸入時(shí)鐘CLK頻率為 20MHz,占空比50%。輸出時(shí)鐘LCLK是本地控制器中移位寄存器的輸入時(shí)鐘，前8個(gè)時(shí)鐘周期的時(shí)鐘脈沖用于將主控制器產(chǎn)生的8位串行調(diào)整信息DATA轉(zhuǎn)化成并行數(shù)據(jù)，后12個(gè)時(shí)鐘周期的低電平期間，主控制器將產(chǎn)生新的8位串行調(diào)整信息。輸出UPDATE是本地控制器更新驅(qū)動(dòng)管導(dǎo)通狀況的控制信號(hào)，在LCLK時(shí)鐘脈沖后經(jīng)過(guò)一個(gè)時(shí)鐘周期的延遲，輸出一個(gè)時(shí)鐘周期的高電平脈沖。輸出N_0R_P是調(diào)整N驅(qū)動(dòng)管或P驅(qū)動(dòng)管的控制信號(hào)，在N_0R_P 為低電平期間進(jìn)行P驅(qū)動(dòng)管的調(diào)整，在N_0R_P為高電平期間進(jìn)行N驅(qū)動(dòng)管的調(diào)整，N_0R_P 為低電平或高電平的寬度由調(diào)整過(guò)程決定。輸出DONE是調(diào)整完成標(biāo)志信號(hào)，在N_0R_P由高電平跳變道低電平時(shí)產(chǎn)生。參見(jiàn)圖4，為本發(fā)明實(shí)施例提供的本地控制器的結(jié)構(gòu)。本地控制器包括移位寄存器，與所述移位寄存器相連的譯碼器。所述譯碼器的輸出端分別與兩個(gè)7位的鎖存器組相連，所述兩個(gè)鎖存器組分別與7位P預(yù)驅(qū)動(dòng)器、7位N預(yù)驅(qū)動(dòng)器相連。所述7位P預(yù)驅(qū)動(dòng)器和7位N預(yù)驅(qū)動(dòng)器的輸入端連接有導(dǎo)通信號(hào)邏輯電路。所述移位寄存器還與兩個(gè)5位的鎖存器組相連，所述兩個(gè)鎖存器組分別與5位P預(yù)驅(qū)動(dòng)器、5位N預(yù)驅(qū)動(dòng)器相連。UPDATE和N_0R_P經(jīng)過(guò)所述導(dǎo)通信號(hào)邏輯電路，由所述導(dǎo)通信號(hào)邏輯電路產(chǎn)生用于P驅(qū)動(dòng)管導(dǎo)通情況的更新信號(hào)UPDATE_P和用于N驅(qū)動(dòng)管導(dǎo)通情況的更新信號(hào)UPDATE_N。8位串行調(diào)整信息DATA送入移位寄存器，其中移位寄存器輸出的低三位經(jīng)過(guò)譯碼器產(chǎn)生7位輸出，再經(jīng)過(guò)兩個(gè)分別由UPDATE_P和UPDATE_N使能的7位鎖存器，在7位P預(yù)驅(qū)動(dòng)器和7位N預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)O和三態(tài)控制信號(hào)TRI，產(chǎn)生粗調(diào)控制信號(hào)CP<7 1> 和CN<7 1>。移位寄存器輸出的高五位直接送入兩個(gè)分別由UPDATE_P和UPDATE_N使能的 5位鎖存器，在5位P預(yù)驅(qū)動(dòng)器和5位N預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)O和三態(tài)控制信號(hào)TRI， 產(chǎn)生精調(diào)控制信號(hào)FP<5:1>和FN<5:1>。參見(jiàn)圖5。精調(diào)P驅(qū)動(dòng)管寬長(zhǎng)比都為IX，5個(gè)精 調(diào)P驅(qū)動(dòng)管寬長(zhǎng)比依次為1X、2X、 4X、8X和16X，分別由FP<1>、FP<2>、FP<3>、FP<4>和FP<5>控制。粗調(diào)N驅(qū)動(dòng)管寬長(zhǎng)比都為1Y，5個(gè)精調(diào)N驅(qū)動(dòng)管寬長(zhǎng)比依次為1Y、2Y、4Y、8Y和16Υ，分別由FN<1>、FN<2>、FN<3>、 FN<4> 和 FN<5> 控制。本發(fā)明的相應(yīng)的控制方法包括以下步驟主控制器設(shè)置驅(qū)動(dòng)管默認(rèn)導(dǎo)通狀態(tài)； 主控制器輸出N_0R_P為低電平，P參考基準(zhǔn)電壓VPREF與外接基準(zhǔn)電阻到地的基準(zhǔn)管
腳比較，反饋比較結(jié)果HI_L0_P到主控制器；
主控制器根據(jù)輸入HI_L0_P，輸出8位串行信號(hào)DATA到所有的本地控制器，當(dāng)HI_L0_P 為低電平時(shí)，P驅(qū)動(dòng)管調(diào)整完成；
主控制器輸出N_0R_P為高電平，N參考基準(zhǔn)電壓VNREF與外接基準(zhǔn)電阻到I/O電源VCC 的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_L0_N到主控制器；
主控制器根據(jù)輸入HI_L0_N，輸出8位串行信號(hào)DATA到所有的本地控制器，當(dāng)HI_L0_N 為高電平時(shí)，N驅(qū)動(dòng)管調(diào)整完成；
調(diào)整完成標(biāo)志信號(hào)DONE跳變?yōu)楦唠娖?。在本發(fā)明的實(shí)施例中，所述默認(rèn)導(dǎo)通狀態(tài)為精調(diào)驅(qū)動(dòng)管全部關(guān)閉，粗調(diào)驅(qū)動(dòng)管中的三個(gè)導(dǎo)通。在本發(fā)明的實(shí)施例中，所述主控制器輸出的8位串行信號(hào)DATA中的前五位直接控制精調(diào)驅(qū)動(dòng)管，以計(jì)數(shù)方式不斷開(kāi)啟精調(diào)驅(qū)動(dòng)管，直到完成對(duì)精調(diào)驅(qū)動(dòng)管的調(diào)整；后三位經(jīng)過(guò)譯碼器控制粗調(diào)驅(qū)動(dòng)管，一次性完成對(duì)粗調(diào)驅(qū)動(dòng)管的調(diào)整。在本發(fā)明的實(shí)施例中，本地控制器工作過(guò)程為接收到的8位串行信號(hào)DATA送入 8位移位寄存器，其中，移位寄存器輸出的低三位經(jīng)過(guò)譯碼器產(chǎn)生7位輸出，再經(jīng)過(guò)7位鎖存器，在7位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)0和三態(tài)控制信號(hào)TRI，產(chǎn)生粗調(diào)控制信號(hào)CP<7:1>和 CN<7:1> ；移位寄存器輸出的高五位直接送入5位鎖存器，在5位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào) 0和三態(tài)控制信號(hào)TRI，產(chǎn)生精調(diào)控制信號(hào)FP<5:1>和FN<5:1>。相對(duì)于本發(fā)明的控制系統(tǒng)，本發(fā)明實(shí)施例的FPGA輸入輸出塊阻抗匹配控制方法包括以下步驟
主控制器設(shè)置驅(qū)動(dòng)管為默認(rèn)導(dǎo)通狀態(tài)；主控制器輸出N_0R_P為低電平，P參考基準(zhǔn)電壓VPREF與外接基準(zhǔn)電阻到地的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_L0_P到主控制器；主控制器根據(jù)輸入HI_L0_P，輸出8位串行信號(hào)DATA到所有的本地控制器，本地控制器根據(jù)所述 DATA信號(hào)對(duì)P驅(qū)動(dòng)管進(jìn)行導(dǎo)通信息調(diào)整，當(dāng)HI_L0_P為低電平時(shí)，P驅(qū)動(dòng)管調(diào)整完成；主控制器輸出N_0R_P為高電平，N參考基準(zhǔn)電壓VNREF與外接基準(zhǔn)電阻到I/O電源VCC的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_L0_N到主控制器；主控制器根據(jù)輸入HI_L0_N，輸出8位串行信號(hào)DATA到所有的本地控制器，本地控制器根據(jù)所述DATA信號(hào)對(duì)N驅(qū)動(dòng)管進(jìn)行導(dǎo)通信息調(diào)整，當(dāng)HI_L0_N為高電平時(shí)，N驅(qū)動(dòng)管調(diào)整完成；調(diào)整完成標(biāo)志信號(hào)DONE跳變?yōu)楦唠娖?。在本發(fā)明的實(shí)施例中，所述默認(rèn)導(dǎo)通狀態(tài)為精調(diào)驅(qū)動(dòng)管全部關(guān)閉，粗調(diào)驅(qū)動(dòng)管中的三個(gè)導(dǎo)通。在本發(fā)明的實(shí)施例中，所述主控制器輸出的8位串行信號(hào)DATA中的前五位直接控制精調(diào)驅(qū)動(dòng)管，以計(jì)數(shù)方式不斷開(kāi)啟精調(diào)驅(qū)動(dòng)管，直到完成對(duì)精調(diào)驅(qū)動(dòng)管的調(diào)整；后三位經(jīng)過(guò)譯碼器控制粗調(diào)驅(qū)動(dòng)管，一次性完成對(duì)粗調(diào)驅(qū)動(dòng)管的調(diào)整。在本發(fā)明的實(shí)施例中，本地控制器工作過(guò)程為接收到的8位串行信號(hào)DATA送入 8位移位寄存器，其中，移位寄存器輸出的低三位經(jīng)過(guò)譯碼器產(chǎn)生7位輸出，再經(jīng)過(guò)7位鎖存器，在7位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)0和三態(tài)控制信號(hào)TRI，產(chǎn)生粗調(diào)控制信號(hào)CP<7:1>和 CN<7:1> ；移位寄存器輸出的高五位直接送入5位鎖存器，在5位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào) 0和三態(tài)控制信號(hào)TRI，產(chǎn)生精調(diào)控制信號(hào)FP<5:1>和FN<5:1>。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種FPGA輸入輸出塊阻抗匹配控制方法，其特征在于，所述方法包括以下步驟主控制器設(shè)置驅(qū)動(dòng)管為默認(rèn)導(dǎo)通狀態(tài)；主控制器輸出N_OR_P為低電平，P參考基準(zhǔn)電壓VPREF與外接基準(zhǔn)電阻到地的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_LO_P到主控制器；主控制器根據(jù)輸入HI_LO_P，輸出8位串行信號(hào)DATA到所有的本地控制器，本地控制器根據(jù)所述DATA信號(hào)對(duì)P驅(qū)動(dòng)管進(jìn)行導(dǎo)通信息調(diào)整，當(dāng)HI_LO_P為低電平時(shí)，P驅(qū)動(dòng)管調(diào)整完成；主控制器輸出N_OR_P為高電平，N參考基準(zhǔn)電壓VNREF與外接基準(zhǔn)電阻到I/O電源VCC 的基準(zhǔn)管腳比較，反饋比較結(jié)果HI_LO_N到主控制器；主控制器根據(jù)輸入HI_LO_N，輸出8位串行信號(hào)DATA到所有的本地控制器，本地控制器根據(jù)所述DATA信號(hào)對(duì)N驅(qū)動(dòng)管進(jìn)行導(dǎo)通信息調(diào)整，當(dāng)HI_LO_N為高電平時(shí)，N驅(qū)動(dòng)管調(diào)整完成；調(diào)整完成標(biāo)志信號(hào)DONE跳變?yōu)楦唠娖健?br> 2.如權(quán)利要求1所述的FPGA輸入輸出塊阻抗匹配控制方法，其特征在于，所述默認(rèn)導(dǎo)通狀態(tài)為精調(diào)驅(qū)動(dòng)管全部關(guān)閉，粗調(diào)驅(qū)動(dòng)管中的三個(gè)導(dǎo)通。
3.如權(quán)利要求1所述的FPGA輸入輸出塊阻抗匹配控制方法，其特征在于，所述主控制器輸出的8位串行信號(hào)DATA中的前五位直接控制精調(diào)驅(qū)動(dòng)管，以計(jì)數(shù)方式不斷開(kāi)啟精調(diào)驅(qū)動(dòng)管，直到完成對(duì)精調(diào)驅(qū)動(dòng)管的調(diào)整；后三位經(jīng)過(guò)譯碼器控制粗調(diào)驅(qū)動(dòng)管，一次性完成對(duì)粗調(diào)驅(qū)動(dòng)管的調(diào)整。
4.如權(quán)利要求1所述FPGA輸入輸出塊阻抗匹配控制方法，其特征在于，本地控制器工作過(guò)程為接收到的8位串行信號(hào)DATA送入8位移位寄存器，其中，移位寄存器輸出的低三位經(jīng)過(guò)譯碼器產(chǎn)生7位輸出，再經(jīng)過(guò)7位鎖存器，在7位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)O和三態(tài)控制信號(hào)TRI，產(chǎn)生粗調(diào)控制信號(hào)CP<7:1>和CN<7:1> ；移位寄存器輸出的高五位直接送入5位鎖存器，在5位預(yù)驅(qū)動(dòng)器中加入數(shù)據(jù)信號(hào)O和三態(tài)控制信號(hào)TRI，產(chǎn)生精調(diào)控制信號(hào) FP<5:1> 禾口 FN<5:1>。
5.一種FPGA輸入輸出塊阻抗匹配控制系統(tǒng)，其特征在于，包括一個(gè)主控制器、N個(gè)本地控制器、N個(gè)多個(gè)驅(qū)動(dòng)管、N-2個(gè)接收器、第一比較器、第二比較器、一個(gè)連接到地的參考電阻和一個(gè)連接到I/O電源VCC的參考電阻，所述N為根據(jù)需要選取的大于2的整數(shù)，所述N個(gè)本地控制器均連接到該主控制器的DATA引腳、LCLK引腳、N_0R_P引腳以及 UPDATE引腳，每個(gè)本地控制器對(duì)應(yīng)連接一個(gè)驅(qū)動(dòng)管，一個(gè)驅(qū)動(dòng)管與一個(gè)連接到地的參考電阻Rpkef相連，并且該驅(qū)動(dòng)管還連接到第一比較器的反相輸入端，該第一比較器的輸出端連接到該主控制器的HI_L0_P引腳；另有一個(gè)驅(qū)動(dòng)管分別與第二比較器的反相輸入端、一個(gè)另一端連接到I/O電源VCC的參考電阻Rnkef相連， 該第二比較器的輸出端連接到該主控制器的HI_L0_N引腳；對(duì)于另外的N-2個(gè)驅(qū)動(dòng)管，每個(gè)驅(qū)動(dòng)管分別連接一個(gè)接收器。
6.根據(jù)權(quán)利要求5所述的FPGA輸入輸出塊阻抗匹配控制系統(tǒng)，其特征在于，所述本地控制器包括移位寄存器，與所述移位寄存器相連的譯碼器，所述譯碼器的輸出端分別與兩個(gè)7位的鎖存器組相連，所述兩個(gè)7位鎖存器組分別與7位P預(yù)驅(qū)動(dòng)器、7位N預(yù)驅(qū)動(dòng)器相連，所述7位P預(yù)驅(qū)動(dòng)器和7位N預(yù)驅(qū)動(dòng)器的輸入端連接有導(dǎo)通信號(hào)邏輯電路；所述移位寄存器還與兩個(gè)5位的鎖存器組相連，所述兩個(gè)5位鎖存器組分別與5位P預(yù)驅(qū)動(dòng)器、5位N 預(yù)驅(qū)動(dòng)器相連， UPDATE和N_OR_P經(jīng)過(guò)所述導(dǎo)通信號(hào)邏輯電路，由所述導(dǎo)通信號(hào)邏輯電路產(chǎn)生用于P驅(qū)動(dòng)管導(dǎo)通情況的更新信號(hào)UPDATE_P和用于N驅(qū)動(dòng)管導(dǎo)通情況的更新信號(hào)UPDATE_N。
全文摘要
本發(fā)明適用于集成電路技術(shù)領(lǐng)域，提供了一種FPGA輸入輸出塊阻抗匹配控制方法及控制系統(tǒng)。通過(guò)采用新的FPGA輸入輸出塊阻抗匹配方法及系統(tǒng)，取得以下有益效果調(diào)整完成標(biāo)志信號(hào)DONE跳變?yōu)楦唠娖揭院?，通過(guò)芯片內(nèi)部的驅(qū)動(dòng)管即可實(shí)現(xiàn)FPGA輸入輸出塊和傳輸線終端的匹配，實(shí)現(xiàn)信號(hào)高速無(wú)損耗傳輸。
文檔編號(hào)H03H11/28GK102355229SQ20111015236
公開(kāi)日2012年2月15日 申請(qǐng)日期2011年6月8日 優(yōu)先權(quán)日2011年6月8日
發(fā)明者何文明, 劉寶生 申請(qǐng)人:深圳市國(guó)微電子股份有限公司