專利名稱：一種高速低功耗的循環(huán)碼編碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及ー種高速低功耗的循環(huán)碼編碼器。
背景技術(shù)：
模數(shù)轉(zhuǎn)換的過程主要由采樣、量化和編碼三部分組成。量化后的數(shù)字量可以采用多種編碼表示，比如順序碼、循環(huán)碼等，不同的碼制有著不同的特點，應(yīng)用于不同的模數(shù)轉(zhuǎn)換器(ADC)結(jié)構(gòu)。圖I以三位ニ進制碼為例給出了順序碼、循環(huán)碼以及最終輸出的ニ進制碼之間的對應(yīng)關(guān)系，由圖可見循環(huán)碼信息量是順序碼信息量的兩倍。無論是順序碼還是循環(huán)碼，其中0-1、1-0的轉(zhuǎn)換都只有ー個，因此，如果要實現(xiàn)從順序碼或者循環(huán)碼到ニ進制碼的轉(zhuǎn)換，原則上只需要找到0和I的轉(zhuǎn)換位，然后利用邏輯電路、ROM或者PLA確定相應(yīng)ニ進制碼即可。 目前，最常用的編碼器為ROM編碼器，如圖2所示，如果是n位溫度碼(T1 Tn)，可以使用與邏輯(T1-TI1 )來判別0-1的轉(zhuǎn)換位置，判斷結(jié)果作為ROM編碼器的字線選擇邏輯來實現(xiàn)溫度碼到ニ進制碼的轉(zhuǎn)換。如果是n位循環(huán)碼(CT1-CTn),則需使用異或邏輯()來判別04或者PO的轉(zhuǎn)換位置。其中ROM編碼器中可以是ニ進制碼，也可以是格雷碼，但需要額外的邏輯把格雷碼轉(zhuǎn)換成為ニ進制碼。ROM編碼器結(jié)構(gòu)規(guī)整，易于實現(xiàn)，但是隨著ADC分辨率的増加，ROM編碼器的復(fù)雜度呈指數(shù)上升，導(dǎo)致速度急劇降低，而功耗迅速上升，給整個模數(shù)轉(zhuǎn)換器的性能都帶來很大的影響。因此，如何設(shè)計ー種高速低功耗的循環(huán)碼編碼器，即為本領(lǐng)域技術(shù)人員的研究方向所在。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供ー種新型的高速低功耗的循環(huán)碼編碼器，它是基于ー種新的算法，使用級聯(lián)的多米諾電路實現(xiàn)的循環(huán)碼編碼器。為了達到上述目的，本發(fā)明提供ー種高速低功耗的循環(huán)碼編碼器，其包括ー預(yù)處理模塊及一或模塊，其中所述的預(yù)處理模塊，其用于實現(xiàn)多個異或邏輯，所述的多個異或邏輯通過多組多米諾電路來實現(xiàn)，所述的多組多米諾電路接收ー時鐘信號并具有多組輸出；所述的或模塊，其用于實現(xiàn)或邏輯，其包括多個MOS管并聯(lián)，所述的MOS管的柵級連接于所述的多組多米諾電路的多組輸出端。較佳的實施方式中，對于n位ニ進制碼輸出，得到下面的異或-或關(guān)系Bn = CTmBn_, =CTm^CTrcj2Bn_2 = CTm CT3ml4 + CTml2 CTml4..
A =CTm 十CTm—!+... + CT2 十C7；m = 2n_1其中，CTl CTm是m位循環(huán)碼,BI Bn是n位ニ進制碼,所述的預(yù)處理模塊實現(xiàn)上述公式中的異或運算，所述的或模塊用于實現(xiàn)上述公式中的或運算。較佳的實施方式中，當(dāng)n = 6時，m = 32,所述的馬=Cr32 Cr31+Cr3+Cr2 C7；,具有16個異或邏輯，所述的16個異或邏輯CT32QCT3'、…、 、CT2 CT^通過所述多組多米諾電路來實現(xiàn)，所述多組多米諾電路并行工作。較佳的實施方式中，所述的16個異或邏輯cr326Cr31、cr4 cr3.......
CT2十Cf分成4組，CT1 CT8為第一組，CT9 CT16為第二組，CT17 CT24為第三組，CT25 CT32為第四組，每組4個異或邏輯。與現(xiàn)有技術(shù)相比，本發(fā)明種高速低功耗的循環(huán)碼編碼器的有益效果在干采用級聯(lián)多米諾電路，可以減少輸出負載電容，從而提高速度，降低功耗。


圖I為順序碼、循環(huán)碼和_■進制碼的對應(yīng)關(guān)系圖；圖2為ROM編碼器的電路結(jié)構(gòu)圖；圖3為多米諾電路的電路連接圖；圖4為級聯(lián)多米諾電路的電路結(jié)構(gòu)示意圖；圖5為級聯(lián)多米諾電路的電路結(jié)構(gòu)示意圖。附圖標記說明11_預(yù)處理模塊；111-多米諾電路；12_或模塊；121_M0S管。
具體實施例方式以下結(jié)合附圖，對本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點作更詳細的說明。參閱圖I所示，其為順序碼、循環(huán)碼和ニ進制碼的對應(yīng)關(guān)系圖，通過對比圖I中的循環(huán)碼和ニ進制碼，可以可以得到下面的異或-或關(guān)系B3 = CT4^2=CT4 十 CT2A =CT4 十 CT3+CT2 十 CT^( I )這個式子可以進一歩擴展，對于n位ニ進制碼輸出，可以得到下面的異或-或關(guān)系Bn = CTmBn—'=CTmQCTnj2Bn—2 =CTm CT3nj4 + CTml2 CTml4..A =CTm 十CTm—!+... + CT2 十m = 2n_1 (2)其中，CTl CTm是m位循環(huán)碼，BI Bn是n位ニ進制碼。本發(fā)明使用這種異或-或的算法簡化了編碼邏輯，可以將循環(huán)碼ー步轉(zhuǎn)換成為ニ進制碼。如圖3所示，為本發(fā)明單級多米諾電路連接圖，此電路連接圖是以上述公式(I)中的B1實現(xiàn)為例，其中B1 =CT4 十 cr3+cr2 十 Cて=CT4++為了防止電荷分享和電荷泄露問題，可増加PMOS反饋管Ml進行一定程度的電荷補償。上述是3位ニ進制碼的實施方式，如果ニ進制碼位數(shù)較多，對于ニ進制碼中低位碼的實現(xiàn)，即，即公式(2)中BI，B2等ニ進制碼的實現(xiàn)則需要太多的輸入信號，比如設(shè)公式
(2)中n = 6,貝丨J A = CT32 十 CT31H■…CT4 十 CT3+CT2 十 CrTj,3、這樣便會導(dǎo)致電路輸出節(jié)點電容負載過大，致使動態(tài)功耗較大，而且電路速度的最壞情況是求值階段只有一條下拉支路導(dǎo)通，輸出節(jié)點處的預(yù)充電荷只能通過一條支路放電，使速度受限，影響了編碼電路的性能。如圖4所示，為本發(fā)明級聯(lián)多米諾電路的電路結(jié)構(gòu)圖；為了解決上述問題，本發(fā)明用級聯(lián)的多米諾電路代替單級的多米諾電路，其包括ー預(yù)處理模塊11及一或模塊12，所述的預(yù)處理模塊11用于實現(xiàn)異或邏輯，所述的或模塊12用于實現(xiàn)或邏輯，所述的預(yù)處理模塊11與所述的或模塊12串聯(lián)，其中所述的預(yù)處理模塊11實現(xiàn)的異或邏輯由多組多米諾電路111來實現(xiàn)。上述的多組多米諾電路111均接收ー時鐘信號CLK，并具有多組輸出端，所述的或模塊12，其包括多個MOS管并聯(lián)121，所述的MOS管121的柵級連接于所述的多組多米諾電路111的多組輸出端。在上述的級聯(lián)多米諾電路的電路中，每ー級內(nèi)部多組多米諾電路并聯(lián)進行，每個多米諾電路計算的結(jié)果交由或模塊進行或運算，這樣，由于異或運算是并行進行的，而且ー般來說，只有其中一個異或模塊起作用，所以有效地降低了兩級輸出節(jié)點的電容，降低了動態(tài)功耗而且提高了速度。同樣以公式(3)中的中BI的實現(xiàn)為例，用如圖5的串并聯(lián)多米諾電路來完成。公式(3)中共有16個異或邏輯ご$2、CT4十CT3、......CT2十C7；,B1的
實現(xiàn)分為兩級異或級和或級，分別由預(yù)處理模塊11及或模塊12來實現(xiàn)，在預(yù)處理模塊11
中，即異或級中，將16個異或邏輯cr32 cCiゝCT4 CT3、......⑶④⑶分成4組，CT1-
CT8為第一組，CT9 CT16為第二組，CT17 CT24為第三組，CT25 CT32為第四組，每組4個異或邏輯，都用多米諾動態(tài)電路實現(xiàn)，4個多米諾電路并行進行，分別具有ー輸出vl、v2、v3、v4，所述的輸出端vl、v2、v3、v4分別與或模塊12的多個MOS管的柵極相連，這樣通過將每個電路計算的結(jié)果交由下一級進行或運算，從而得到BI。這樣，由于異或運算是并行進行的，而且一般來說，只有其中一個異或模塊起作用，所以有效地降低了兩級輸出節(jié)點的電容，降低了動態(tài)功耗而且提高了速度。為了便于比較，對提出的新型編碼器單獨仿真，并在同樣的エ藝和環(huán)境下設(shè)計ROM實現(xiàn)的編碼器，進行仿真對比，從中可以發(fā)現(xiàn)新型編碼器的功耗延遲積比ROM編碼器降低了約56%，大大地提高了編碼器的性能。
隨著模數(shù)轉(zhuǎn)換器位數(shù)的増加，ROM編碼器的功耗和最壞情況延遲時間幾乎成指數(shù)增長，而提出的新型編碼器的功耗和最壞情況延遲時間大概成線性增長，這說明本發(fā)明提出的新型編碼器更適用于較高位數(shù)的模數(shù)轉(zhuǎn)換器。綜上所述，本發(fā)明種高速低功耗的循環(huán)碼編碼器采用級聯(lián)多米諾電路，可以減少 輸出負載電容，從而提高速度，降低功耗。以上說明對本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離以下所附權(quán)利要求所限定的精神和范圍的情況下，可做出許多修改，變化，或等效，但都將落入本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.ー種高速低功耗的循環(huán)碼編碼器，其特征在于，其包括一預(yù)處理模塊及一或模塊，其中 所述的預(yù)處理模塊，其用于實現(xiàn)多個異或邏輯，所述的多個異或邏輯通過多組多米諾電路來實現(xiàn)，所述的多組多米諾電路接收ー時鐘信號并具有多組輸出； 所述的或模塊，其用于實現(xiàn)或邏輯，其包括多個MOS管并聯(lián)，所述的MOS管的柵級連接于所述的多組多米諾電路的多組輸出端。
2.根據(jù)權(quán)利要求I所述的高速低功耗的循環(huán)碼編碼器，其特征在于，對于n位ニ進制碼輸出，得到下面的異或-或關(guān)系
3.根據(jù)權(quán)利要求2所述的高速低功耗的循環(huán)碼編碼器，其特征在干，當(dāng)n= 6吋，m =32，所述的A =CT32 c:r31+___c:r4 c:r3+CT2 cて,具有16個異或邏輯，所述的16個異或邏輯cr32 cr31、…、ct4 ct3, cr2 Cr1通過所述多組多米諾電路來實現(xiàn)，所述多組多米諾電路并行工作。
4.根據(jù)權(quán)利要求3所述的高速低功耗的循環(huán)碼編碼器，其特征在于，所述的16個異或邏輯Cr32十Cr31、cr4 cr3.......Cr2十分成4組，CTi Ct8為第一組，CT9 CT16為第二組，CT17 CT24為第三組，CT25 CT32為第四組，每組4個異或邏輯。
全文摘要
本發(fā)明公開一種高速低功耗的循環(huán)碼編碼器，其包括一預(yù)處理模塊及一或模塊，其中，所述的預(yù)處理模塊，其用于實現(xiàn)多個異或邏輯，所述的多個異或邏輯通過多組多米諾電路來實現(xiàn)，所述的多組多米諾電路接收一時鐘信號并具有多組輸出；所述的或模塊，其用于實現(xiàn)或邏輯，其包括多個MOS管并聯(lián)，所述的MOS管的柵級連接于所述的多組多米諾電路的多組輸出端。本發(fā)明的級聯(lián)多米諾電路，可以減少輸出負載電容，從而提高速度，降低功耗。
文檔編號H03M1/40GK102868407SQ20111019117
公開日2013年1月9日 申請日期2011年7月8日 優(yōu)先權(quán)日2011年7月8日
發(fā)明者郭寶安, 徐樹民, 劉振 申請人:航天信息股份有限公司