專(zhuān)利名稱(chēng)：Cmos全加器及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種CMOS全加器及其方法。
背景技術(shù)：
在大規(guī)模集成電路的發(fā)展歷程中，數(shù)據(jù)運(yùn)算一直扮演著重要的角色。而加法運(yùn)算 (包括求和、減法、乘法、除法、冪指數(shù)運(yùn)算等)作為常見(jiàn)的數(shù)據(jù)運(yùn)算是數(shù)字系統(tǒng)(例如數(shù)字信號(hào)處理器(DSP)、中央處理器(CPU)、算術(shù)邏輯單元(ALU)以及數(shù)模轉(zhuǎn)換器(ADC)等) 中最基礎(chǔ)最核心的部分。傳統(tǒng)的1位全加器單元有3個(gè)輸入信號(hào)(A、B、Cin)和兩個(gè)輸出信號(hào)(S和Co)。輸出信號(hào)中S是本位和，Co是進(jìn)位輸出信號(hào)。兩個(gè)輸出信號(hào)可以分別表示為Co = AB+ACin+BCin = AB+ (A+B) CinS=A B Cin=(A+B+Cin)co +ABC111根據(jù)上式構(gòu)建出的傳統(tǒng)CMOS全加器是一種28管的結(jié)構(gòu)，這種傳統(tǒng)結(jié)構(gòu)的進(jìn)位輸入信號(hào)Cin的負(fù)載比較大(3個(gè)PMOS管和3個(gè)匪OS管)，使得構(gòu)建出的N位加法器，運(yùn)算速度比較慢。圖1中給出的是一種改進(jìn)后的CMOS全加器結(jié)構(gòu)HSFA(High Speed Full Adder)。 該結(jié)構(gòu)將Cin信號(hào)的負(fù)載降低到了 2個(gè)PMOS管和2個(gè)NMOS管，從而由它構(gòu)成的N位加法器卻可以具有明顯的速度優(yōu)勢(shì)。但同時(shí)它引入了更多的晶體管數(shù)量(36個(gè)MOS管)，更多的節(jié)點(diǎn)電容和更大的功耗。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題本發(fā)明要解決的技術(shù)問(wèn)題是提供一種CMOS全加器及其方法，其在保證所構(gòu)成的 N位加法器具有明顯速度優(yōu)勢(shì)的同時(shí)，減少了 MOS管的數(shù)量，減少了全加器單元的內(nèi)部節(jié)點(diǎn)電容以及輸入信號(hào)的負(fù)載，因而降低了電路功耗，并且在構(gòu)成N位加法器能夠提高電路的運(yùn)行速度。( 二 )技術(shù)方案為解決上述問(wèn)題，本發(fā)明提供了一種CMOS全加器，包括串聯(lián)的進(jìn)位輸出電路和本位和輸出電路；所述進(jìn)位輸出電路包括反相器以及并聯(lián)的電路PI和電路m ；所述電路PI和所述電路m分別連接所述反相器；所述電路Pl包括PM0S管MP1、MP2和MP3 ；其中，所述MPl與串聯(lián)的MP2、MP3并聯(lián)，且所述MPl連接電路Ll，所述MP2連接電路L2 ；所述電路Nl包括匪OS管MN1、MN2和MN3 ；其中，所述MNl與串聯(lián)的MN2、MN3并聯(lián)，且所述麗1連接電路L2，所述麗2連接電路Ll ；所述本位和輸出電路包括反相器以及并聯(lián)的電路P2和電路N2 ；所述電路P2和所述電路N2分別連接所述反相器；
所述電路P2包括并聯(lián)的電路P21和電路P22 ；所述電路P21包括串聯(lián)的PMOS管MP4和PMOS管MP5 ；其中，所述MP4連接電路 L2 ；所述電路P22包括PM0S管MP6、MP7和MP8，其中，所述MP8與并聯(lián)的所述MP6和 MP7串聯(lián)，所述MP6連接電路Li，所述MP7連接電路L3 ；所述電路N2包括并聯(lián)的電路N21和電路N22 ；所述電路N21包括串聯(lián)的匪OS管麗4和匪OS管MN5 ；其中，所述麗4連接電路 Ll ；所述電路N22包括匪OS管MN6、MN7和MN8，其中，所述MN8與并聯(lián)的所述MN6和麗7串聯(lián)，所述MN6連接電路L2，所述麗7連接電路L4 ；所述電路Ll用于產(chǎn)生輸入信號(hào)A、B的A+B信號(hào)；所述電路L2用于產(chǎn)生輸入信號(hào)A、B的AB信號(hào)；所述電路L3用于產(chǎn)生輸入信號(hào)A、B的&信號(hào)；所述電路L4用于產(chǎn)生輸入信號(hào)A、B的信號(hào)。其中，所述電路Ll包括串聯(lián)的或非門(mén)和反相器。其中，所述電路L2包括串聯(lián)的與非門(mén)和反相器。其中，所述電路L3包括與非門(mén)。其中，所述電路L4包括或非門(mén)。一種利用前述CMOS全加器進(jìn)行運(yùn)算的方法，包括以下步驟Sl 輸入信號(hào)A、B和Cin，電路L1、L2分別產(chǎn)生信號(hào)A+B和信號(hào)AB，電路L3、L4分
別產(chǎn)生XL·和信號(hào)XTb;S2 電路Pl或m產(chǎn)生進(jìn)位輸出信號(hào)CO的反而后經(jīng)反相器輸出信號(hào)⑶；S3 信號(hào)&輸入電路P2、N2,電路P2或N2產(chǎn)生本位和輸出信號(hào)S的反云，而后經(jīng)反相器輸出信號(hào)S。其中，所述方法還包括當(dāng)輸入信號(hào)A和B同時(shí)為0時(shí)，MPl和MP6導(dǎo)通；當(dāng)輸入信號(hào)A和B中有1個(gè)為0時(shí)，MP2和MP4導(dǎo)通；當(dāng)輸入信號(hào)A和B同時(shí)為1時(shí)，MNl和麗6導(dǎo)通；當(dāng)輸入信號(hào)A和B中有一個(gè)為1，麗2和麗4導(dǎo)通。(三)有益效果本發(fā)明通過(guò)將串聯(lián)或并聯(lián)的兩個(gè)MOS管等效為一個(gè)MOS管，減少了晶體管數(shù)量、提高了運(yùn)行速度，同時(shí)降低了功耗，減小了電路面積，有助于提高電路集成度；本發(fā)明具有較小的Cin負(fù)載，在構(gòu)成N位加法器時(shí)可以明顯提高工作速度。


圖1為本發(fā)明背景技術(shù)所述的CMOS全加器HSFA的電路圖；圖2為本發(fā)明實(shí)施例中所述CMOS全加器的電路圖；圖3為本發(fā)明實(shí)施例中所述CMOS全加器的方法流程5
圖4為本發(fā)明實(shí)施例中所述4位加法器的仿真驗(yàn)證原理圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。如圖2所示，本發(fā)明所述的CMOS全加器，包括串聯(lián)的進(jìn)位輸出電路和本位和輸出電路；所述進(jìn)位輸出電路包括反相器以及并聯(lián)的電路PI和電路m ；所述電路Pl和所述電路m分別連接所述反相器；所述電路Pl包括PM0S管MP1、MP2和MP3 ；其中，所述MPl與串聯(lián)的MP2、MP3并聯(lián)，且所述MPl連接電路Ll，所述MP2連接電路L2 ；所述電路Nl包括匪OS管MN1、MN2和MN3 ；其中，所述MNl與串聯(lián)的MN2、MN3并聯(lián)，且所述麗1連接電路L2，所述麗2連接電路Ll ；所述本位和輸出電路包括反相器以及并聯(lián)的電路P2和電路N2 ；所述電路P2和所述電路N2分別連接所述反相器；所述電路P2包括并聯(lián)的電路P21和電路P22 ； 所述電路P21包括串聯(lián)的PMOS管MP4和PMOS管MP5 ；其中，所述MP4連接電路 L2 ；所述電路P22包括PM0S管MP6、MP7和MP8，其中，所述MP8與并聯(lián)的所述MP6和 MP7串聯(lián)，所述MP6連接電路Li，所述MP7連接電路L3 ；所述電路N2包括并聯(lián)的電路N21和電路N22 ；所述電路N21包括串聯(lián)的匪OS管麗4和匪OS管MN5 ；其中，所述麗4連接電路 Ll ；所述電路N22包括匪OS管MN6、MN7和MN8，其中，所述MN8與并聯(lián)的所述MN6和麗7串聯(lián)，所述MN6連接電路L2，所述麗7連接電路L4 ；所述電路L3用于產(chǎn)生輸入信號(hào)A、B的^信號(hào)，所述電路L3包括與非門(mén)，例如電路L3為與非門(mén)。所述電路L4用于產(chǎn)生輸入信號(hào)A、B的^Tb信號(hào)，所述電路L4包括或非門(mén)。例如 電路L4為或非門(mén)。所述電路Ll用于產(chǎn)生輸入信號(hào)A、B的A+B信號(hào)，所述電路Ll包括串聯(lián)的或非門(mén)和反相器。例如電路Ll包括電路L4和與電路L4連接的反相器。所述電路L2用于產(chǎn)生輸入信號(hào)A、B的AB信號(hào)，所述電路L2包括串聯(lián)的與非門(mén)和反相器。例如電路L2包括電路L3和與電路L3連接的反相器。如圖3所示，本發(fā)明所述利用前述CMOS全加器進(jìn)行運(yùn)算的方法，包括以下步驟Sl 輸入信號(hào)A、B和Cin,電路L1、L2分別產(chǎn)生信號(hào)A+B和信號(hào)AB,電路L3、L4分
別產(chǎn)生XL·和信號(hào)XTb;S2 電路Pl或m產(chǎn)生進(jìn)位輸出信號(hào)CO的反而后經(jīng)反相器輸出信號(hào)⑶；S3 信號(hào)&輸入電路P2、N2,電路P2或N2產(chǎn)生本位和輸出信號(hào)S的反云，而后經(jīng)反相器輸出信號(hào)S。其中，所述方法還包括當(dāng)輸入信號(hào)A和B同時(shí)為0時(shí)，MPl和MP6導(dǎo)通；當(dāng)輸入信號(hào)A和B中有1個(gè)為0時(shí)，MP2和MP4導(dǎo)通；當(dāng)輸入信號(hào)A和B同時(shí)為1時(shí)，MNl和麗6導(dǎo)通；當(dāng)輸入信號(hào)A和B中有一個(gè)為1，麗2和麗4導(dǎo)通。本發(fā)明所述的電路結(jié)構(gòu)不僅減少了 MOS管的數(shù)量(新結(jié)構(gòu)用到了 32個(gè)MOS管)， 同時(shí)減少了全加器單元的內(nèi)部節(jié)點(diǎn)電容以及A與B的負(fù)載，可以提高電路速度并降低電路功耗。本發(fā)明的原理對(duì)于一個(gè)N位的加法器來(lái)說(shuō)，其輸出端的延遲時(shí)間是與N相關(guān)的函數(shù)。如果對(duì)于每一位全加器，進(jìn)位輸入Cin到進(jìn)位輸出Co的延遲時(shí)間為T(mén)。a y，進(jìn)位輸入Cin到本位和的延遲時(shí)間為T(mén)·，那么對(duì)于整個(gè)加法器的延遲Tadto可以表示為T(mén)llll = (N-I)T +T
LJ1^ddei:\丄、丄 / 1Cairiry 1Sum可以看到?jīng)Q定一個(gè)全加器鏈的工作速度的關(guān)鍵參數(shù)在于Cin到Co的延遲時(shí)間 Tcarryt5所以降低T。my對(duì)于全加器速度的提高至關(guān)重要。而降低該延遲時(shí)間一是可以通過(guò)降低全加器單元C0端的節(jié)點(diǎn)電容來(lái)提高進(jìn)位輸出信號(hào)C0的產(chǎn)生速度，二是可以降低Cin的負(fù)載以降低低位全加器單元Co的負(fù)載，來(lái)提高進(jìn)位信號(hào)傳遞的速度。由于輸入信號(hào)A = 1,B = 0時(shí)，現(xiàn)有的CMOS全加器對(duì)節(jié)點(diǎn)的充放電，還包括了輸入信號(hào)A與B控制的MOS管的連接處的電容，如圖1中的X、Y節(jié)點(diǎn)。而本發(fā)明沒(méi)有此處的額外電容，從而進(jìn)一步提高了進(jìn)位輸出的速度，輸入信號(hào)A和B的負(fù)載減少了，進(jìn)而使得電路的整體節(jié)點(diǎn)電容減少有助于降低電路功耗。對(duì)1位全加器電路進(jìn)行仿真驗(yàn)證，采用smic 65nm的工藝庫(kù)(電源電壓IV，室溫環(huán)境)，利用HSFA和本發(fā)明所述COMS全加器進(jìn)行仿真對(duì)比。表1列出了對(duì)兩種1位全加器仿真得到的結(jié)果。其中延遲時(shí)間只考慮Cin到輸出的最大延遲。功耗是在輸入信號(hào)頻率為IOOMHz的情況下測(cè)得?？梢钥闯鯤SFA的額外的面積和功耗是比較大的。而本發(fā)明所述的CMOS全加器不僅具有更快的速度，相比HSFA所需要的功耗和面積的代價(jià)也比較小。具體來(lái)講相對(duì)HSFA，本發(fā)明降低了功耗14. 8%, Co和S 的功耗延遲積(PDP)分別降低了 18. 9%和21. 3%。表權(quán)利要求
1.一種CMOS全加器，其特征在于，包括串聯(lián)的進(jìn)位輸出電路和本位和輸出電路；所述進(jìn)位輸出電路包括反相器以及并聯(lián)的電路Pi和電路m ；所述電路Pi和所述電路m分別連接所述反相器；所述電路Pl包括PM0S管MP1、MP2和MP3 ；其中，所述MPl與串聯(lián)的MP2、MP3并聯(lián)，且所述MPl連接電路Ll，所述MP2連接電路L2 ；所述電路Nl包括匪OS管MN1、MN2和MN3 ；其中，所述MNl與串聯(lián)的MN2、MN3并聯(lián)，且所述麗1連接電路L2，所述麗2連接電路Ll ；所述本位和輸出電路包括反相器以及并聯(lián)的電路P2和電路N2 ；所述電路P2和所述電路N2分別連接所述反相器；所述電路P2包括并聯(lián)的電路P21和電路P22 ；所述電路P21包括串聯(lián)的PMOS管MP4和PMOS管MP5 ；其中，所述MP4連接電路L2 ； 所述電路P22包括PM0S管MP6、MP7和MP8，其中，所述MP8與并聯(lián)的所述MP6和MP7 串聯(lián)，所述MP6連接電路Li，所述MP7連接電路L3 ； 所述電路N2包括并聯(lián)的電路N21和電路N22 ；所述電路N21包括串聯(lián)的匪OS管麗4和NMOS管MN5 ；其中，所述麗4連接電路Ll ； 所述電路N22包括匪OS管MN6、MN7和MN8，其中，所述MN8與并聯(lián)的所述MN6和MN7 串聯(lián)，所述MN6連接電路L2，所述麗7連接電路L4 ； 所述電路Ll用于產(chǎn)生輸入信號(hào)A、B的A+B信號(hào)； 所述電路L2用于產(chǎn)生輸入信號(hào)A、B的AB信號(hào)； 所述電路L3用于產(chǎn)生輸入信號(hào)A、B的&信號(hào)； 所述電路L4用于產(chǎn)生輸入信號(hào)A、B的^Tb信號(hào)。
2.如權(quán)利要求1所述的CMOS全加器，其特征在于，所述電路Ll包括串聯(lián)的或非門(mén)和反相器。
3.如權(quán)利要求1所述的CMOS全加器，其特征在于，所述電路L2包括串聯(lián)的與非門(mén)和反相器。
4.如權(quán)利要求1所述的CMOS全加器，其特征在于，所述電路L3包括與非門(mén)。
5.如權(quán)利要求1所述的CMOS全加器，其特征在于，所述電路L4包括或非門(mén)。
6.一種利用權(quán)利要求1-5中任一項(xiàng)所述CMOS全加器進(jìn)行運(yùn)算的方法，其特征在于，包括以下步驟51輸入信號(hào)A、B和Cin,電路L1、L2分別產(chǎn)生信號(hào)A+B和信號(hào)AB,電路L3、L4分別產(chǎn)生h和信號(hào)^TB;52電路pi或m產(chǎn)生進(jìn)位輸出信號(hào)co的反而后經(jīng)反相器輸出信號(hào)⑶；53信號(hào)輸入電路P2、N2，電路P2或N2產(chǎn)生本位和輸出信號(hào)S的反云，而后經(jīng)反相器輸出信號(hào)S。
7.如權(quán)利要求6所述進(jìn)行運(yùn)算的方法，其特征在于，還包括 當(dāng)輸入信號(hào)A和B同時(shí)為0時(shí)，MPl和MP6導(dǎo)通；當(dāng)輸入信號(hào)A禾Π B中有1個(gè)為0時(shí)，ΜΡ2和ΜΡ4導(dǎo)通； 當(dāng)輸入信號(hào)A和B同時(shí)為1時(shí)，MNl和麗6導(dǎo)通；當(dāng)輸入信號(hào)A和B中有一個(gè)為1，麗2和MN4導(dǎo)通。
全文摘要
本發(fā)明公開(kāi)了一種CMOS全加器及其方法，涉及集成電路技術(shù)領(lǐng)域，所述CMOS全加器包括串聯(lián)的進(jìn)位輸出電路和本位和輸出電路；所述進(jìn)位輸出電路包括反相器以及并聯(lián)的電路P1和電路N1；所述電路P1和所述電路N1分別連接所述反相器；所述本位和輸出電路包括反相器以及并聯(lián)的電路P2和電路N2；所述電路P2和所述電路N2分別連接所述反相器；所述電路P2包括并聯(lián)的電路P21和電路P22；所述電路N2包括并聯(lián)的電路N21和電路N22；本發(fā)明在保證所構(gòu)成的N位加法器具有明顯速度優(yōu)勢(shì)的同時(shí)，減少了MOS管的數(shù)量，減少了全加器單元的內(nèi)部節(jié)點(diǎn)電容以及輸入信號(hào)的負(fù)載，并且能提高電路的運(yùn)行速度并降低電路功耗。
文檔編號(hào)H03K19/0948GK102355255SQ20111019846
公開(kāi)日2012年2月15日 申請(qǐng)日期2011年7月15日 優(yōu)先權(quán)日2011年7月15日
發(fā)明者劉俐敏, 李夏禹, 賈嵩 申請(qǐng)人:北京大學(xué)