專利名稱：半導(dǎo)體器件的移位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及半導(dǎo)體存儲存儲器件，更具體而言涉及半導(dǎo)體存儲器件的移位電路。
背景技術(shù)：
近來，半導(dǎo)體存儲器領(lǐng)域中的主要問題已經(jīng)從集成度轉(zhuǎn)變?yōu)椴僮魉俣?。因此，諸如同步動態(tài)隨機存取存儲器(DRAM)、雙數(shù)據(jù)速率(DDR)同步DRAM (SDRAM)、RAMBUS DRAM等高速同步存儲器構(gòu)成了半導(dǎo)體存儲器制造市場中的主流。同步存儲器指的是一種與外部系統(tǒng)時鐘同步且響應(yīng)于系統(tǒng)時鐘而操作的存儲器。 例如，SDRAM與時鐘的上升沿同步以允許響應(yīng)于每個時鐘來輸入/輸出一個數(shù)據(jù)。DDRSDRAM 與時鐘的上升沿以及下降沿同步以允許響應(yīng)于每個時鐘來輸入/輸出兩個數(shù)據(jù)。一般地，在包含DDR SDRAM的半導(dǎo)體存儲器件中，為了平穩(wěn)的數(shù)據(jù)傳輸，設(shè)置了各種操作時序。作為一個例子，寫入潛伏時間(WL)表示在寫入命令輸入之后輸入數(shù)據(jù)的定時。寫入潛伏時間基于外部時鐘信號的周期。在寫入潛伏時間是4的情況下，數(shù)據(jù)在施加寫入命令且然后經(jīng)過外部時鐘信號的4個時鐘之后輸入。作為第二個例子，存在額外潛伏時間(AL)。在沒有指示AL的情況下，在施加有效信號且然后經(jīng)過tRCD之后施加讀取/寫入命令。tRCD表示隨機地址選通(RAQ到列地址選擇(CAS)延遲。在指示了 AL的情況下，可以在tRCD流逝完以前施加讀取/寫入命令。 如果AL是2，則可以在施加讀取/寫入命令的定時的2個時鐘周期之前施加讀取/寫入命令。采用AL將會提高數(shù)據(jù)總線的使用率。在存儲器采用AL的情況下，讀取潛伏時間(RL)為AL與列地址選選通(CAQ潛伏時間(CL)之和，所述讀取潛伏時間(RL)是從讀取命令的輸入開始到有效數(shù)據(jù)的輸出所需的時間。也就是說，CL是表示在輸入命令之后數(shù)據(jù)的輸出定時的所謂的延遲系統(tǒng)。如上所述，為了在施加讀取/寫入命令的輸入且然后輸入了數(shù)個時鐘之后輸入/ 輸出數(shù)據(jù)，要求將施加的讀取/寫入命令移位一定數(shù)量的時鐘。也就是說，需要在施加讀取 /寫入命令的時間點將讀取/寫入命令移位并響應(yīng)于施加的讀取/寫入命令來輸入/輸出數(shù)據(jù)。模式寄存器設(shè)置(MRQ儲存指示要將施加的讀取/寫入命令移位多少的信息。移位電路響應(yīng)于儲存在MRS中的所述信息來將施加的讀取/寫入命令移位。移位電路響應(yīng)于儲存在MRS中的所述信息來將地址和命令移位并輸出。下面將描述現(xiàn)有的移位電路的結(jié)構(gòu)和操作。圖1示出了半導(dǎo)體器件的現(xiàn)有的移位電路的框圖。從圖1可以看出，移位電路包括串聯(lián)的多個移位器101、102和110。每個移位器接收其輸入信號且響應(yīng)于時鐘CLK移位。移位器彼此串聯(lián)連接。下面將假設(shè)移位電路中的多個移位器101、102和110的數(shù)量是10。此外，將假設(shè)輸入信號IN是寫入命令且MRS所設(shè)置的寫入潛伏時間是7。也就是說，將描述移位電路將寫入命令移位7個時鐘并輸出的情況。一般地，命令是1個時鐘或0. 5個時鐘的脈沖信號。 這里，將假設(shè)寫入命令是1個時鐘的脈沖信號。所述多個移位器101、102和110可以分別由D型觸發(fā)器來實現(xiàn)。D型觸發(fā)器將其輸入延遲一個周期并輸出。復(fù)位信號RST指示的是將所述多個移位器101、102和110復(fù)位的信號。當(dāng)接收到寫入命令時，第一移位器101響應(yīng)于時鐘CLK將作為輸入信號IN的寫入命令移位一個時鐘并產(chǎn)生移位了的寫入命令作為第一正輸出QR1。第一移位器101響應(yīng)于時鐘CLK將第一正輸出QRl移位一個時鐘并產(chǎn)生移位了的第一正輸出QRl作為第二正輸出 QR2。以同樣的方式，第十移位器110響應(yīng)于時鐘CLK將第九正輸出QR9移位一個時鐘并產(chǎn)生移位了的第九正輸出QR9作為第十正輸出QR10。因此，第一至第十移位電路101、102和 110分別將寫入命令移位1個時鐘到10個時鐘并產(chǎn)生相應(yīng)的移位了的寫入命令。由于寫入潛伏時間為7，因此數(shù)據(jù)響應(yīng)于第七移位器107 (未示出)的正輸出QR7而輸出。替代地，可以使用第七移位器107的負輸出QF7。負輸出QF1、QF2和QFlO的延遲值比1個時鐘小且具有輸入信號IN的反相相位。優(yōu)選的是，每個移位器僅僅在其輸入信號輸入、移位和輸出的時間段內(nèi)操作。然而，現(xiàn)有的移位電路為全部的移位器101、102和110提供時鐘CLK。因此，這導(dǎo)致增加了移位電路中流過的電流量且增加了功耗。

發(fā)明內(nèi)容
本發(fā)明的示例性實施例涉及一種降低功耗的半導(dǎo)體器件的移位電路。根據(jù)本發(fā)明的一個示例性實施例，移位電路包括多個移位器和多個時鐘控制器。 所述多個移位器響應(yīng)于時鐘而順序地將輸入信號移位。所述多個時鐘控制器被包括在所述多個移位器中的至少一個中。所述多個時鐘控制器在相應(yīng)的移位器的輸入被激活之前開始將時鐘提供給相應(yīng)的移位器。所述多個時鐘控制器在當(dāng)相應(yīng)的移位器的輸出被激活時停止向相應(yīng)的移位器提供時鐘。


圖1示出了半導(dǎo)體器件中的現(xiàn)有的移位電路的框圖。圖2示出了圖1所示的移位器的詳細電路圖。圖3示出了根據(jù)本發(fā)明的一個實施例的半導(dǎo)體器件中的移位電路的框圖。圖4示出了圖3所示的時鐘控制器的詳細框圖。
具體實施例方式下面將參照附圖更詳細地描述本發(fā)明的示例性實施例。但是，本發(fā)明可以以不同的方式實施，而不應(yīng)解釋為限定為本文所記載的實施例。確切地說，提供這些實施例是為了使本說明書充分和完整，并向本領(lǐng)域技術(shù)人員充分傳達本發(fā)明的范圍。在本說明書中，相同的附圖標記在本發(fā)明的不同附圖和實施例中表示相同的部分。
附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。圖2圖示了圖1所示的移位器101、102和110的詳細電路圖。可以用一般的D型觸發(fā)器來實現(xiàn)移位器101、102和110。D型觸發(fā)器包括第一傳輸門201、第二傳輸門202、第一鎖存電路203和第二鎖存電路204。第一傳輸門201響應(yīng)于時鐘CLK而傳輸輸入信號IN。第二傳輸門202響應(yīng)于時鐘CLK而傳輸負輸出QF。第一鎖存電路203鎖存或儲存經(jīng)由第一傳輸門201傳送來的輸入信號IN。第二鎖存電路204鎖存或儲存經(jīng)由第二傳輸門202傳送來的負輸出QF。VDD表示電源電壓。圖3示出了根據(jù)本發(fā)明的一個實施例的半導(dǎo)體器件中的移位電路的框圖。如圖3所示，移位電路包括多個移位器301、302、310和多個時鐘控制器311、312 和319。所述多個移位器301、302、310響應(yīng)于時鐘CLK而順序地將輸入信號移位。所述多個時鐘控制器311、312和319被包括在所述多個移位器301、302、310中的至少一個中。所述多個時鐘控制器311、312和319在相應(yīng)的移位器301、302和310的輸入被激活之前開始向相應(yīng)的移位器301、302和310提供時鐘CLK，而在當(dāng)相應(yīng)的移位器301、302和310的輸出 QR2、QR3和QRlO被激活時停止向相應(yīng)的移位器301、302和310提供時鐘CLK。所述多個時鐘控制器311、312和319被包括在除移位器301外的多個移位器302、 303,310中。所述多個時鐘控制器311、312和319在當(dāng)在相應(yīng)的移位器之前的、相應(yīng)的移位器302、303和310的輸入IN、QR1和QR9被激活時，開始向相應(yīng)的移位器302、303和310 提供時鐘CLK，而當(dāng)相應(yīng)的移位器302、303和310的輸出QR2、QR3和QRlO被激活時，停止向相應(yīng)的移位器302、303和310提供時鐘CLK。替代地，所述多個時鐘控制器311、312和319可以被包括在所述多個移位器302、 303和310中的一部分中。所述多個時鐘控制器311、312和319可以在相應(yīng)的移位器的輸入被激活之前的一定時間向相應(yīng)的移位器提供時鐘CLK。例如，所述多個時鐘控制器311、 312和319接收負輸出QF2、QF3和QFlO且將接收到的負輸出QF2、QF3和QFlO作為時鐘 CLK提供給相應(yīng)的移位器。所述多個時鐘控制器311、312和319在當(dāng)相應(yīng)的移位器302、303和310之前的移位器被激活時，開始向相應(yīng)的移位器302、303和310提供時鐘CLK，而當(dāng)相應(yīng)的移位器302、 303和310的輸出QR2、QR3和QRlO被激活時，停止向相應(yīng)的移位器302、303和310提供時鐘CLK。輸入信號IN可以是具有一定脈沖寬度的脈沖信號。這里，將在輸入信號IN是寫入命令而MRS所設(shè)置的寫入潛伏時間為5的情況下描述移位電路的操作。一般地，命令是具有1個時鐘或0.5個時鐘的脈沖信號。復(fù)位信號表示的是將所述多個移位器301、302、303和310復(fù)位的信號。首先，寫入命令被同時地輸入第一移位器301和第一時鐘控制器311。當(dāng)寫入命令輸入時，第一移位器301將輸入信號IN移位1個時鐘且產(chǎn)生移位了的輸入信號作為第一正輸出QR1。第一時鐘控制器311在當(dāng)寫入命令輸入時被激活。然后，第一時鐘控制器311開始向相應(yīng)的第二移位器302提供時鐘CLK。第二移位器302接收第一正輸出QRl，并響應(yīng)于時鐘CLK將第一正輸出QRl移位1個時鐘且產(chǎn)生移位了的正輸出QRl作為第二正輸出QR2。 當(dāng)?shù)诙敵鯭R2被激活時，第一時鐘控制器311停止向相應(yīng)的第二移位器302提供時鐘 CLK。
當(dāng)?shù)谝灰莆黄?01的第一正輸出QRl輸入時，第二時鐘控制器312開始向相應(yīng)的第三移位器303提供時鐘CLK。第三移位器303接收第二正輸出QR2，并響應(yīng)于時鐘CLK將第二正輸出QR2移位1個時鐘且產(chǎn)生移位了的正輸出QR2作為第三正輸出QR3。當(dāng)?shù)谌敵鯭R3被激活時，第二時鐘控制器312停止向相應(yīng)的第三移位器303提供時鐘CLK。后續(xù)的移位器和時鐘控制器以相同的方式操作。也就是說，對不執(zhí)行移位操作的移位器不提供時鐘CLK。因此，將會減少移位電路中流過的電流和移位電路的功耗。在用移位器的負輸出來替代正輸出的情況下，將執(zhí)行相同的操作。所述多個移位器301、302、303和310可以由D型觸發(fā)器來實現(xiàn)。盡管可以由D型觸發(fā)器來實現(xiàn)所述多個移位器301、302、303和310，但是所述多個移位器301、302、303和 310的構(gòu)造并非僅僅限于這種構(gòu)造。要注意的是，所述多個移位器301、302、303和310可以具有接收輸入信號、將輸入信號移位和輸出移位了的輸入信號的類似的構(gòu)造。圖4示出了圖3所示的時鐘控制器311、312和319的詳細框圖。如圖4所示，所述多個時鐘控制器311、312和319包括使能信號發(fā)生單元401和時鐘使能單元402。使能信號發(fā)生單元401在當(dāng)相應(yīng)的移位器之前的移位器的輸入被激活時將使能信號EN激活，而當(dāng)相應(yīng)的移位器的輸出被激活時將使能信號EN去激活。時鐘使能單元402在當(dāng)使能信號EN被激活時傳輸時鐘CLK，而當(dāng)使能信號EN被去激活時不傳輸時鐘 CLK。使能信號發(fā)生單元401包括第一輸入端A和第二輸入端B。第一輸入端A接收相應(yīng)的移位器之前的移位器輸入以將使能信號EN激活。第二輸入端B接收相應(yīng)的移位器的輸入以將使能信號EN去激活。當(dāng)相應(yīng)的移位器之前的移位器的輸入被激活時，使能信號EN被使能信號發(fā)生單元401激活。當(dāng)使能信號EN被激活時，時鐘使能單元402傳輸時鐘CLK。當(dāng)相應(yīng)的移位器的輸出被激活時，使能信號EN被使能信號發(fā)生單元401去激活。當(dāng)使能信號EN被去激活時，時鐘使能單元402不傳輸時鐘CLK。使能信號發(fā)生單元401可以由RS鎖存器來實現(xiàn)。盡管使能信號發(fā)生單元401可以由RS鎖存器來實現(xiàn)，但是使能信號發(fā)生單元401的構(gòu)造并非僅僅限于這種構(gòu)造。要注意的是，使能信號發(fā)生單元401可以具有如上所述的類似的構(gòu)造。在使能信號發(fā)生單元401 是RS鎖存器的情況下，第一輸入端A是設(shè)置輸入端，第二輸入端B是復(fù)位輸入端，且RS鎖存器的輸出信號是使能信號EN。雖然已經(jīng)以具體實施例的方式描述了本發(fā)明，但是對于本領(lǐng)域技術(shù)人員來說明顯的是，在不脫離所附權(quán)利要求書限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化和修改。
權(quán)利要求
1.一種半導(dǎo)體器件的移位電路，包括多個移位器，所述多個移位器被配置為響應(yīng)于時鐘而順序地將輸入信號移位；以及多個時鐘控制器，所述多個時鐘控制器被配置為每個都在相應(yīng)的移位器的輸入被激活之前向相應(yīng)的移位器提供時鐘，而在當(dāng)相應(yīng)的移位器的輸出被激活時停止向相應(yīng)的移位器提供所述時鐘。
2.如權(quán)利要求1所述的移位電路，其中，所述多個時鐘控制器每個被配置為在當(dāng)相應(yīng)的移位器之前的指定的移位器的輸入被激活時向相應(yīng)的移位器提供時鐘，而在當(dāng)相應(yīng)的移位器的輸出被激活時停止向相應(yīng)的移位器提供時鐘。
3.如權(quán)利要求1所述的移位電路，其中，所述輸入信號是脈沖信號。
4.如權(quán)利要求1所述的移位電路，其中，所述多個移位器每個包括D型觸發(fā)器。
5.如權(quán)利要求1所述的移位電路，其中，所述多個時鐘控制器每個包括使能信號發(fā)生單元，所述使能信號發(fā)生單元被配置為在當(dāng)相應(yīng)的移位器之前的指定的移位器的輸入被激活時將使能信號激活，而當(dāng)相應(yīng)的移位器的輸出被激活時將所述使能信號去激活；以及時鐘使能單元，所述時鐘使能單元被配置為當(dāng)所述使能信號被激活時傳輸所述時鐘， 而當(dāng)所述使能信號被去激活時不傳輸所述時鐘。
6.如權(quán)利要求5所述的移位電路，其中，所述使能信號發(fā)生單元包括RS鎖存器。
7.一種半導(dǎo)體器件的移位電路，包括多個移位器，所述多個移位器被配置為將輸入信號按順序地移位經(jīng)過所述移位器；以及多個時鐘控制器，所述多個時鐘控制器被配置為每個都接收所述移位器中的第一移位器和第二移位器的輸出信號并響應(yīng)于所述第一移位器和所述第二移位器中的一個的輸出信號來向所述移位器中的相應(yīng)的一個提供時鐘，并響應(yīng)于所述第一移位器和所述第二移位器中的另外一個的輸出信號來停止提供所述時鐘。
8.如權(quán)利要求7所述的移位電路，其中，所述多個時鐘控制器每個被配置為在輸入信號被移位并輸入相應(yīng)的移位器之前向相應(yīng)的移位器提供所述時鐘，并在當(dāng)輸入信號從相應(yīng)的移位器輸出時停止提供所述時鐘。
9.如權(quán)利要求7所述的移位電路，其中，所述多個時鐘控制器每個都包括RS鎖存器和時鐘使能單元，所述RS鎖存器接收所述第一移位器和所述第二移位器的輸出信號作為輸入，所述時鐘使能單元接收所述RS鎖存器的輸出作為輸入以對所述時鐘信號的提供進行控制。
10.如權(quán)利要求7所述的移位電路，其中，所述多個移位器每個都具有用于將輸入信號輸出的正輸出節(jié)點和用于將輸入信號的反相信號輸出的負輸出節(jié)點，所述多個時鐘控制器每個都被耦接為接收所述第一移位器和所述第二移位器中的移位器的負輸出節(jié)點的輸出。
全文摘要
本發(fā)明公開了一種降低半導(dǎo)體器件的功耗的半導(dǎo)體器件的移位電路。移位電路包括多個移位器和多個時鐘控制器。所述多個移位器響應(yīng)于時鐘而順序地將輸入信號移位。所述多個時鐘控制器被包括在所述多個移位器中的至少一個中。所述多個時鐘控制器在相應(yīng)的移位器的輸入被激活之前開始向相應(yīng)的移位器提供時鐘。所述多個時鐘控制器在當(dāng)相應(yīng)的移位器的輸出被激活時停止向相應(yīng)的移位器提供時鐘。
文檔編號H03K19/0175GK102403996SQ20111025222
公開日2012年4月4日 申請日期2011年8月30日 優(yōu)先權(quán)日2010年8月30日
發(fā)明者黃正太 申請人:海力士半導(dǎo)體有限公司