專利名稱：一種絕熱多米諾電路及絕熱多米諾三值與門電路的制作方法
技術領域：
本發(fā)明涉及一種三值與門電路，尤其是涉及一種絕熱多米諾電路及絕熱多米諾三值與門電路。
背景技術：
隨著電路集成度不斷提高，功耗問題已經(jīng)成為集成電路發(fā)展的瓶頸，降低電路的功耗已經(jīng)成為芯片設計首要考慮的目標之一。在諸多實現(xiàn)低功耗的方法中，采用交流脈沖電源的絕熱電路改變了傳統(tǒng)電路的能量消耗方式，使得能量由電源一電容一電源循環(huán)利用，顯著提高了能量利用率，極大地降低了電路功耗，已經(jīng)成為低功耗研究的熱點；傳統(tǒng)靜態(tài)CMOS電路由P邏輯電路和N邏輯電路構成，如圖1所示，占用了較大的面積且速度較慢， 而多米諾電路中只保留P邏輯電路或N邏輯電路，如圖2所示，因此具有速度快、面積小的優(yōu)點，被廣泛應用于高速數(shù)字電路的設計中；在相同參數(shù)及環(huán)境下多米諾電路比普通靜態(tài) CMOS電路快15%-20%，而且面積更小、信息密度更高。由于多值電路也具有高信息密度的特點，因此將多米諾電路與多值電路結合可以進一步提高電路的信息密度。鑒此，對絕熱電路、多米諾電路及多值電路的研究具有現(xiàn)實意義。

發(fā)明內容
本發(fā)明所要解決的一個技術問題是提供一種低功耗，可靠性高的絕熱多米諾電路。本發(fā)明所要解決的另一個技術問題是提供一種低功耗、高速度、高信息密度的絕熱多米諾三值與門電路。本發(fā)明解決上述第一個技術問題所采用的技術方案為一種絕熱多米諾電路，包括第一 PMOS管、第一 NMOS管、延時電路和設置于所述的第一 PMOS管的源極和所述的第一 NMOS管的漏極之間的N邏輯電路，所述的第一 PMOS管的源極連接信號輸出端，所述的第一 PMOS管的柵極和所述的第一 NMOS管的柵極并接于鐘控時鐘信號輸入端，所述的第一 PMOS 管的漏極和所述的第一 NMOS管的源極并接于所述的延時電路的輸出端，所述的延時電路的輸入端與功率時鐘信號輸入端連接。所述的延時電路由2η個反相器串聯(lián)組成，其中η彡1。本發(fā)明解決上述另一個技術問題所采用的技術方案為一種絕熱多米諾三值與門電路，包括第二匪OS管、第三匪OS管、第四匪OS管、第五匪OS管、第六匪OS管、第七匪OS 管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第二 PMOS管、 第三PMOS管、第四PMOS管和延時電路，所述的第二 NMOS管的源極、所述的第三NMOS管的源極、所述的第四NMOS管的源極、所述的第六NMOS管的源極、所述的第八NMOS管的源極、所述的第十NMOS管的源極和所述的第十二 NMOS管的漏極連接，所述的第二 NMOS管的漏極、 所述的第三NMOS管的漏極和所述的第二 PMOS管的源極連接，所述的第二 PMOS管的源極連接第一互補信號輸出端，所述的第五NMOS管的源極和所述的第四NMOS管的漏極連接，所述的第七NMOS管的源極和所述的第六NMOS管的漏極連接，所述的第九NMOS管的源極和所述的第八NMOS管的漏極連接，所述的第五NMOS管的漏極、所述的第七NMOS管的漏極、所述的第九NMOS管的漏極和所述的第三PMOS管的源極連接，所述的第三PMOS管的源極連接第二互補信號輸出端，所述的第十一 NMOS管的源極與所述的第十NMOS管的漏極連接，所述的第十一 NMOS管的漏極和所述的第四PMOS管的源極連接，所述的第四PMOS管的源極連接第三互補信號輸出端，所述的第二 PMOS管的柵極、所述的第三PMOS管的柵極、所述的第四PMOS 管的柵極和所述的第十二 NMOS管的柵極并接于鐘控時鐘信號輸入端，所述的第二 PMOS管的漏極、所述的第三PMOS管的漏極、所述的第四PMOS管的漏極和所述的第十二 NMOS管的源極并接于所述的延時電路的輸出端，所述的延時電路的輸入端與功率時鐘信號輸入端連接，所述的第二 NMOS管的柵極連接第一信號輸入端，用于接入外部電路的第一輸出端的第一輸出信號，所述的第五NMOS管的柵極和所述的第七NMOS管的柵極并接于第二信號輸入端，用于接入外部電路的第一輸出端的第二輸出信號，所述的第九NMOS管的柵極和所述的第十一 NMOS管的柵極并接于第三信號輸入端，用于接入外部電路的第一輸出端的第三輸出信號，所述的第三NMOS管的柵極連接第四信號輸入端，用于接入外部電路的第二輸出端的第一輸出信號，所述的第四NMOS管的柵極和所述的第八NMOS管的柵極并接于第五信號輸入端，用于接入外部電路的第二輸出端的第二輸出信號，所述的第六NMOS管的柵極和所述的第十NMOS管的柵極并接于第六信號輸入端，用于接入外部電路的第二輸出端的第三輸出信號。所述的第一互補信號輸出端、所述的第二互補信號輸出端和所述的第三互補信號輸出端均接有一個反相器。所述的延時電路由2η個反相器串聯(lián)組成，其中η彡1。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于絕熱多米諾電路中的第一 PMOS管的柵極和第一 NMOS管的柵極并接于鐘控時鐘信號輸入端，第一 PMOS管的漏極和所述的第一 NMOS管的源極并接于延時電路的輸出端，延時電路的輸入端與功率時鐘信號輸入端連接，使得鐘控時鐘與通過延時電路輸入的功率時鐘組成二相交疊時鐘，既保證了絕熱多米諾電路能量回收的效果，降低了功耗，又提高了絕熱多米諾電路的可靠性；在絕熱多米諾三值與門電路中采用NDL邏輯電路結合絕熱多米諾電路，可以降低功耗，提高電路運行速度和信息密度， 如果在第一互補信號輸出端、第二互補信號輸出端、第三互補信號輸出端和第四互補信號輸出端均接有一個反相器，還可以減小噪聲干擾、增加驅動能力。


圖1為傳統(tǒng)靜態(tài)CMOS電路圖； 圖2為普通多米諾電路圖3為本發(fā)明的絕熱多米諾電路圖； 圖4為二相非交疊時鐘波形； 圖5為二相交疊時鐘波形； 圖6為布爾判定圖； 圖7為多值判定圖； 圖8為DNL邏輯電路圖；圖9為本發(fā)明的三值與門多值判定圖10為本發(fā)明的絕熱多米諾三值與門電路圖11為本發(fā)明的絕熱多米諾三值與門電路仿真波形圖12為本發(fā)明的絕熱多米諾三值與門電路與普通絕熱多米諾三值的瞬態(tài)能耗比較圖。
具體實施例方式以下結合附圖實施例對本發(fā)明作進一步詳細描述。實施例一如圖3所示一種絕熱多米諾電路，包括第一 PMOS管Pl、第一 NMOS管附、延時電路2和設置于第一 PMOS管Pl的源極和第一 NMOS管附的漏極之間的N邏輯電路1，第一 PMOS管Pl的源極連接信號輸出端皿 ，第一 PMOS管Pl的柵極和第一 NMOS管附的柵極并接于鐘控時鐘信號輸入端，第一 PMOS管Pl的漏極和第一 NMOS管m的源極并接于延時電路2的輸出端，延時電路2的輸入端與功率時鐘信號輸入端連接。上述具體實施例中，鐘控時鐘信號輸入端輸入鐘控時鐘邊,功率時鐘信號輸入端輸入功率時鐘elk,鐘控時鐘逐和功率時鐘elk組成二相非交疊時鐘，如圖4所示。當功率時鐘c從經(jīng)過延時電路2后，延時電路2輸出端輸出經(jīng)延時后的功率時鐘HA1，此時經(jīng)延時后的功率時鐘HA1與鐘控時鐘濕組成二相交疊時鐘，如圖5所示；鐘控時鐘涵先上升為高電平，經(jīng)延時后的功率時鐘再開始下降，期間允許時鐘精度存在一定的誤差，只要能夠使第一 PMOS管Pl先截止，然后經(jīng)延時后的功率時鐘C^1再下降為低電平即可；在鐘控時鐘濕上升為高電平，經(jīng)延時后的功率時鐘^工還未降低為低電平時，經(jīng)延時后的功率時鐘clh會對圖3中節(jié)點A進行短暫的充電，但這部分電荷會在N 邏輯電路1導通，電路進行求值時回收到經(jīng)延時后的功率時鐘；由此，既保證了絕熱多米諾電路能量回收的效果，降低了電路的功耗，又提高了絕熱多米諾電路的可靠性。上述具體實施例中，延時電路2由2η個反相器串聯(lián)組成，其中η彡1。實施例二 一個離散函數(shù)可以由多種方法表示，如真值表、公式、矩陣等，但是這些表示方法的復雜度會隨著輸入變量的增加以指數(shù)方式增長，在電路的綜合過程中降低了算法的效率。用布爾判定圖(Binary Decision Diagrams,BDDs)表示函數(shù)可以有效的解決這個問題；布爾函數(shù)都可以用一個布爾判定圖(Binary Decision Diagrams, BDDs)表示， 因此多值函數(shù)也可以由一個多值判定圖(Multi-valued Decision Diagrams, MDDs)表示。
布爾判定圖和多值判定圖分別如圖6和圖7所示，圖6表示布爾函數(shù)/=1V-1K1+^! 1，圖7 表示三值函數(shù)/^？印+“^乂+^^^其中^義^^^/^/為文字運算；NDL(l-0f-N domino logic)邏輯是多米諾邏輯的一種，如圖8所示，有N個N邏輯電路和N個輸出端，但只有一個NMOS管作為單足與地相連，在同一時刻只有1個N邏輯電路導通。NDL邏輯N個輸出端可以代表多值邏輯N個不同的電平，因此NDL邏輯適合應用于多值電路的設計中，其中N邏輯電路的結構可根據(jù)輸出函數(shù)由多值判定圖得到。而且相比于普通多米諾邏輯，NDL 邏輯的晶體管更少、開關活動性更低，因此面積更小、功耗更低，更適合用于高信息密度、低功耗電路的設計。
在二值代數(shù)中與、或、非三種基本運算組成完備運算集合，可用來表示任意二值函數(shù)。與二值代數(shù)類似，三值代數(shù)中與、或、非也可組成完備運算集合。三值與、或、非定義分別如下
權利要求
1.一種絕熱多米諾電路，包括第一 PMOS管、第一 NMOS管、延時電路和設置于所述的第一 PMOS管的源極和所述的第一 NMOS管的漏極之間的N邏輯電路，所述的第一 PMOS管的源極連接信號輸出端，其特征在于所述的第一 PMOS管的柵極和所述的第一 NMOS管的柵極并接于鐘控時鐘信號輸入端，所述的第一 PMOS管的漏極和所述的第一 NMOS管的源極并接于所述的延時電路的輸出端，所述的延時電路的輸入端與功率時鐘信號輸入端連接。
2.根據(jù)權利要求1所述的一種絕熱多米諾電路，其特征在于所述的延時電路由2η個反相器串聯(lián)組成，其中η彡1。
3.一種絕熱多米諾三值與門電路，其特征在于包括第二 NMOS管、第三NMOS管、第四匪OS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS 管、第i^一 NMOS管、第十二 NMOS管、第二 PMOS管、第三PMOS管、第四PMOS管和延時電路，所述的第二 NMOS管的源極、所述的第三NMOS管的源極、所述的第四NMOS管的源極、所述的第六NMOS管的源極、所述的第八NMOS管的源極、所述的第十NMOS管的源極和所述的第十二 NMOS管的漏極連接，所述的第二 NMOS管的漏極、所述的第三NMOS管的漏極和所述的第二 PMOS管的源極連接，所述的第二 PMOS管的源極連接第一互補信號輸出端，所述的第五NMOS 管的源極和所述的第四NMOS管的漏極連接，所述的第七NMOS管的源極和所述的第六NMOS 管的漏極連接，所述的第九NMOS管的源極和所述的第八NMOS管的漏極連接，所述的第五 NMOS管的漏極、所述的第七NMOS管的漏極、所述的第九NMOS管的漏極和所述的第三PMOS 管的源極連接，所述的第三PMOS管的源極連接第二互補信號輸出端，所述的第十一 NMOS管的源極與所述的第十NMOS管的漏極連接，所述的第十一 NMOS管的漏極和所述的第四PMOS 管的源極連接，所述的第四PMOS管的源極連接第三互補信號輸出端，所述的第二 PMOS管的柵極、所述的第三PMOS管的柵極、所述的第四PMOS管的柵極和所述的第十二 NMOS管的柵極并接于鐘控時鐘信號輸入端，所述的第二 PMOS管的漏極、所述的第三PMOS管的漏極、所述的第四PMOS管的漏極和所述的第十二 NMOS管的源極并接于所述的延時電路的輸出端， 所述的延時電路的輸入端與功率時鐘信號輸入端連接，所述的第二 NMOS管的柵極連接第一信號輸入端，用于接入外部電路的第一輸出端的第一輸出信號，所述的第五NMOS管的柵極和所述的第七NMOS管的柵極并接于第二信號輸入端，用于接入外部電路的第一輸出端的第二輸出信號，所述的第九NMOS管的柵極和所述的第十一 NMOS管的柵極并接于第三信號輸入端，用于接入外部電路的第一輸出端的第三輸出信號，所述的第三NMOS管的柵極連接第四信號輸入端，用于接入外部電路的第二輸出端的第一輸出信號，所述的第四NMOS管的柵極和所述的第八NMOS管的柵極并接于第五信號輸入端，用于接入外部電路的第二輸出端的第二輸出信號，所述的第六NMOS管的柵極和所述的第十NMOS管的柵極并接于第六信號輸入端，用于接入外部電路的第二輸出端的第三輸出信號。
4.根據(jù)權利要求3所述的一種絕熱多米諾三值與門電路，其特征在于所述的第一互補信號輸出端、所述的第二互補信號輸出端和所述的第三互補信號輸出端均接有一個反相ο
5.根據(jù)權利要求3或4所述的一種絕熱多米諾三值與門電路，其特征在于所述的延時電路由2η個反相器串聯(lián)組成，其中η彡1。
全文摘要
本發(fā)明公開了一種絕熱多米諾電路，包括第一PMOS管、第一NMOS管、延時電路和設置于第一PMOS管的源極和第一NMOS管的漏極之間的邏輯電路，第一PMOS管的柵極和第一NMOS管的柵極并接于鐘控時鐘信號輸入端，第一PMOS管的漏極和第一NMOS管的源極并接于延時電路輸出端，延時電路輸入端與功率時鐘信號輸入端連接，延時后的功率時鐘與中控時鐘組成二相交疊時鐘，另外還公開了一種結合絕熱多米諾電路與NDL邏輯的絕熱多米諾三值與門電路，優(yōu)點是鐘控時鐘和延時后的功率時鐘組成二相交疊時鐘，保證了電路的能量回收的效果，提高了電路的可靠性，同時由于采用NDL邏輯，其晶體管數(shù)量少，開關活動性低，保證了電路具有低功耗，高速度和高信息密度。
文檔編號H03K19/017GK102386908SQ20111028455
公開日2012年3月21日 申請日期2011年9月23日 優(yōu)先權日2011年9月23日
發(fā)明者楊乾坤, 汪鵬君 申請人:寧波大學