專利名稱：一種防御能量攻擊的jk觸發(fā)器的制作方法
技術領域：
本發(fā)明涉及一種JK觸發(fā)器，尤其是涉及一種防御能量攻擊的JK觸發(fā)器。
背景技術：
隨著計算機和通信技術的發(fā)展，用戶對信息存儲、處理和傳輸?shù)陌踩孕枨笤絹碓狡惹?，普遍采用在加密器件上?zhí)行密碼算法的策略，達到保護信息安全的目的。然而，在執(zhí)行密碼算法過程中物理器件總是要泄漏出各種與密碼系統(tǒng)本身相關的信息，譬如能量消耗、電磁輻射、運行時間等。攻擊者利用這些信息攻擊加密器件獲得密鑰的過程稱為旁道攻擊(Side Channel Attack, SCA)。在諸多旁道攻擊方案中，差分能量攻擊(DifferentialPowerAnalysis,DPA)技術已被證明是一種更有效且易于實現(xiàn)的策略，對密碼模塊的安全構成重大威脅。密碼系統(tǒng)中，觸發(fā)器是一種具有記憶功能、能存儲信息的最常用的單元電路，被廣泛應用于寄存器、計數(shù)器、移位寄存器等邏輯器件。靜態(tài)互補CMOS邏輯單元是傳統(tǒng)觸發(fā)器的基本組成部分，由于其僅僅當節(jié)點狀態(tài)存在0 — 1、1 — 0跳變時消耗能量，而當節(jié)點狀態(tài)保持不變時不消耗能量，因此其能量消耗存在不對稱性，這一特點已成為差分能量攻擊技術破解傳統(tǒng)加密器件的突破口。

發(fā)明內容
本發(fā)明所要解決的技術問題是提供一種在保證具有正確的邏輯功能的前提下，能量消耗與所處理數(shù)據(jù)相互獨立且能量消耗穩(wěn)定的防御能量攻擊的JK觸發(fā)器。本發(fā)明解決上述技術問題所采用的技術方案為一種防御能量攻擊的JK觸發(fā)器，包括第一互補信號產(chǎn)生電路、第二互補信號產(chǎn)生電路、觸發(fā)器原型電路、第一主從鎖存單元、第二主從鎖存單元、第三主從鎖存單元及第四主從鎖存單元，所述的觸發(fā)器原型電路的第一信號輸出端與所述的第一主從鎖存單元的第一信號輸入端相連接，所述的觸發(fā)器原型電路的第二信號輸出端與所述的第一主從鎖存單元的第二信號輸入端相連接，所述的第一主從鎖存單元的第一信號輸出端與所述的第一互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第一主從鎖存單元的第二信號輸出端與所述的第一互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第一互補信號產(chǎn)生電路的第一信號輸出端與所述的第三主從鎖存單元的第一信號輸入端相連接，所述的第一互補信號產(chǎn)生電路的第二信號輸出端與所述的第三主從鎖存單元的第二信號輸入端相連接，所述的第三主從鎖存單元的第一信號輸出端與所述的觸發(fā)器原型電路的第一信號輸入端相連接，所述的第三主從鎖存單元的第二信號輸出端與所述的觸發(fā)器原型電路的第二信號輸入端相連接，所述的觸發(fā)器原型電路的第一信號輸出端與所述的第二主從鎖存單元的第二信號輸入端相連接，所述的觸發(fā)器原型電路的第二信號輸出端與所述的第二主從鎖存單元的第一信號輸入端相連接，所述的第二主從鎖存單元的第一信號輸出端與所述的第二互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第二主從鎖存單元的第二信號輸出端與所述的第二互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第二互補信號產(chǎn)生電路的第一信號輸出端與所述的第四主從鎖存單元的第一信號輸入端相連接，所述的第二互補信號產(chǎn)生電路的第二信號輸出端與所述的第四主從鎖存單元的第二信號輸入端相連接，所述的第四主從鎖存單元的第一信號輸出端與所述的觸發(fā)器原型電路的第三信號輸入端相連接，所述的第四主從鎖存單元的第二信號輸出端與所述的觸發(fā)器原型電路的第四信號輸入端相連接。所述的第一互補信號產(chǎn)生電路由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管及第四NMOS管組成，所述的第一 PMOS管的漏極與電源正端相連接，所述的第一 PMOS管的源極、所述的第二 PMOS管的漏極及所述的第三PMOS管的漏極三者相連接，所述的第二 PMOS管的柵極與所述的第一互補信號產(chǎn)生電路的第三信號輸入端相連接，所述的第三PMOS管的柵極與所述的第一互補信號產(chǎn)生電路的第四信號輸入端相連接，所述的第二 PMOS管的源極、所述的第四PMOS管的漏極及所述的第六PMOS管的漏極三者相連接，所述的第三PMOS管的源極、所述的第五PMOS管的漏極及所述的第七PMOS管的漏極三者相連接，所述的第四PMOS管的柵極、所述的第五PMOS管的柵極均與所述的第一互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第四PMOS管的源極、所述的第六PMOS管的源極、所述的第七PMOS管的源極及所述的第八PMOS管的漏極四者相連接，所述的第六PMOS管的柵極、所述的第七PMOS管的柵極均與所述的第一互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第五PMOS管的源極與所述的第九PMOS管的漏極相連接，所述的第八PMOS管的源極、所述的第一 NMOS管的漏極、所述的第二 NMOS管的漏極、所述的第九PMOS管的柵極及所述的第三NMOS管的柵極均與所述的第一互補信號產(chǎn)生電路的第一信號輸出端相連接，所述的第八PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第三NMOS管的漏極、所述的第九PMOS管的源極及所述的第四NMOS管的漏極均與所述的第一互補信號產(chǎn)生電路的第二信號輸出端相連接，所述的第一 NMOS管的源極、所述的第二 NMOS管的源極、所述的第三NMOS管的源極及所述的第四NMOS管的源極均接地，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極及所述的第四NMOS管的柵極均與時鐘信號輸入端相連接。所述的第二互補信號產(chǎn)生電路由第十PMOS管、第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第五匪OS管、第六匪OS管、第七匪OS管及第八匪OS管組成，所述的第十PMOS管的漏極與電源正端相連接，所述的第十PMOS管的源極、所述的第十一 PMOS管的漏極及所述的第十二 PMOS管的漏極三者相連接，所述的第十一 PMOS管的柵極與所述的第二互補信號產(chǎn)生電路的第三信號輸入端相連接，所述的第十二 PMOS管的柵極與所述的第二互補信號產(chǎn)生電路的第四信號輸入端相連接，所述的第十一 PMOS管的源極、所述的第十三PMOS管的漏極及所述的第十五PMOS管的漏極三者相連接，所述的第十二 PMOS管的源極、所述的第十四PMOS管的漏極及所述的第十六PMOS管的漏極三者相連接，所述的第十三PMOS管的柵極、所述的第十四PMOS管的柵極均與所述的第二互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第十三PMOS管的源極、所述的第十五PMOS管的源極、所述的第十六PMOS管的源極及所述的第十七PMOS管的漏極四者相連接，所述的第十五PMOS管的柵極、所述的第十六PMOS管的柵極均與所述的第二互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第十四PMOS管的源極與所述的第十八PMOS管的漏極相連接，所述的第十七PMOS管的源極、所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所述的第十八PMOS管的柵極及所述的第七NMOS管的柵極均與所述的第二互補信號產(chǎn)生電路的第一信號輸出端相連接，所述的第十七PMOS管的柵極、所述的第六NMOS管的柵極、所述的第七NMOS管的漏極、所述的第十八PMOS管的源極及所述的第八NMOS管的漏極均與所述的第二互補信號產(chǎn)生電路的第二信號輸出端相連接，所述的第五NMOS管的源極、所述的第六NMOS管的源極、所述的第七NMOS管的源極及所述的第八NMOS管的源極均接地，所述的第十PMOS管的柵極、所述的第五NMOS管的柵極及所述的第八NMOS管的柵極均與時鐘信號輸入端相連接。所述的觸發(fā)器原型電路由第十九PMOS管、第二十PMOS管、第二i^一 PMOS管、第二十二 PMOS管、第九NMOS管、第十NMOS管、第^^一NMOS管、第十二 NMOS管、第十三NMOS管、第十四匪OS管、第十五匪OS管、第十六匪OS管及第十七匪OS管組成，所述的第十九PMOS管的漏極、所述的第二十PMOS管的漏極、所述的第二十一 PMOS管的漏極及所述的第二十二PMOS管的漏極均與電源正端相連接，所述的第二十PMOS管的柵極、所述的第九NMOS管的柵極、所述的第二十一 PMOS管的源極、所述的第十NMOS管的漏極及所述的第二十二 PMOS管的源極均與所述的觸發(fā)器原型電路的第一信號輸出端相連接，所述的第十九PMOS管的源極、所述的第二十PMOS管的源極、所述的第九NMOS管的漏極、所述的第二十一 PMOS管的柵極及所述的第十NMOS管的柵極均與所述的觸發(fā)器原型電路的第二信號輸出端相連接，所述的第九NMOS管的源極、所述的第十三NMOS管的漏極、所述的第十一 NMOS管的漏極及所述的第十四NMOS管的漏極四者相連接，所述的第十NMOS管的源極與所述的第十二 NMOS管的漏極相連接，所述的第十一 NMOS管的柵極、所述的第十二 NMOS管的柵極均與所述的觸發(fā)器原型電路的第一信號輸入端相連接，所述的第十三NMOS管的柵極、所述的第十四NMOS管的柵極均與所述的觸發(fā)器原型電路的第二信號輸入端相連接，所述的第十一 NMOS管的源極、所述的第十三NMOS管的源極及所述的第十五NMOS管的漏極三者相連接，所述的第十二NMOS管的源極、所述的第十四NMOS管的源極及所述的第十六NMOS管的漏極三者相連接，所述的第十五NMOS管的源極、所述的第十六NMOS管的源極及所述的第十七NMOS管的漏極三者相連接，所述的第十六NMOS管的柵極與所述的觸發(fā)器原型電路的第三信號輸入端相連接，所述的第十五NMOS管的柵極與所述的觸發(fā)器原型電路的第四信號輸入端相連接，所述的第十七NMOS管的源極接地，所述的第十七NMOS管的柵極、所述的第十九PMOS管的柵極及所述的第二十二 PMOS管的柵極均與時鐘信號輸入端相連接。所述的第一主從鎖存單元與所述的第二主從鎖存單元的內部結構相同，所述的第一主從鎖存單元由第一主鎖存電路和第一從鎖存電路組成，所述的第一主鎖存電路由第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管及第二十二 NMOS管組成，所述的第二十三PMOS管的漏極、所述的第二十四PMOS管的漏極、所述的第二十五PMOS管的漏極及所述的第二十六PMOS管的漏極均與電源正端相連接，所述的第二十四PMOS管的柵極、所述的第十八NMOS管的柵極、所述的第二十五PMOS管的源極、所述的第十九NMOS管的漏極及所述的第二十六PMOS管的源極均與所述的第一主鎖存電路的第一信號輸出端相連接，所述的第二十三PMOS管的源極、所述的第二十四PMOS管的源極、所述的第十八NMOS管的漏極、所述的第二十五PMOS管的柵極及所述的第十九NMOS管的柵極均與所述的第一主鎖存電路的第二信號輸出端相連接，所述的第十八NMOS管的源極與所述的第二十NMOS管的漏極相連
8接，所述的第二十NMOS管的柵極與所述的第一主從鎖存單元的第一信號輸入端相連接，所述的第十九NMOS管的源極與所述的第二十一 NMOS管的漏極相連接，所述的第二十一 NMOS管的柵極與所述的第一主從鎖存單元的第二信號輸入端相連接，所述的第二十NMOS管的源極、所述的第二十一 NMOS管的源極及所述的第二十二 NMOS管的漏極三者相連接，所述的第二十二 NMOS管的源極接地，所述的第二十二 NMOS管的柵極、所述的第二十三PMOS管的柵極及所述的第二十六PMOS管的柵極均與時鐘信號輸入端相連接，所述的第一從鎖存電路由第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三i^一PMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管及第二十六NMOS管組成，所述的第二十七PMOS管的漏極與電源正端相連接，所述的第二十七PMOS管的源極、所述的第二十八PMOS管的漏極及所述的第二十九PMOS管的漏極三者相連接，所述的第二十八PMOS管的柵極與所述的第一從鎖存電路的第一信號輸入端連接，所述的第二十九PMOS管的柵極與所述的第一從鎖存電路的第二信號輸入端連接，所述的第二十八PMOS管的源極與所述的第三十PMOS管的漏極相連接，所述的第二十九PMOS管的源極與所述的第三十一 PMOS管的漏極相連接，所述的第三十PMOS管的柵極、所述的第二十四NMOS管的柵極、所述的第三十一 PMOS管的源極、所述的第二十五NMOS管的漏極及所述的第二十六NMOS管的漏極均與所述的第一主從鎖存單元的第一信號輸出端相連接，所述的第三十PMOS管的源極、所述的第二十三NMOS管的漏極、所述的第二十四NMOS管的漏極、所述的第三十一 PMOS管的柵極及所述的第二十五NMOS管的柵極均與所述的第一主從鎖存單元的第二信號輸出端相連接，所述的第二十三NMOS管的源極、所述的第二十四NMOS管的源極、所述的第二十五NMOS管的源極及所述的第二十六NMOS管的源極均接地，所述的第二十三NMOS管的柵極、所述的第二十六NMOS管的柵極及所述的第二十七PMOS管的柵極均與時鐘信號輸入端相連接，所述的第一主鎖存電路的第一信號輸出端與所述的第一從鎖存電路的第一信號輸入端相連接，所述的第一主鎖存電路的第二信號輸出端與所述的第一從鎖存電路的第二信號輸入端相連接。 所述的第三主從鎖存單元與所述的第四主從鎖存單元的內部結構相同，所述的第三主從鎖存單元由第二主鎖存電路和第二從鎖存電路組成，所述的第二主鎖存電路由第三十二 PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管及第三十NMOS管組成，所述的第三十二 PMOS管的漏極與電源正端相連接，所述的第三十二 PMOS管的源極、所述的第三十三PMOS管的漏極及所述的第三十四PMOS管的漏極三者相連接，所述的第三十三PMOS管的柵極與所述的第三主從鎖存單元的第一信號輸入端連接，所述的第三十四PMOS管的柵極與所述的第三主從鎖存單元的第二信號輸入端連接，所述的第三十三PMOS管的源極與所述的第三十五PMOS管的漏極相連接，所述的第三十四PMOS管的源極與所述的第三十六PMOS管的漏極相連接，所述的第三十五PMOS管的柵極、所述的第二十八NMOS管的柵極、所述的第三十六PMOS管的源極、所述的第二十九NMOS管的漏極及所述的第三十NMOS管的漏極均與所述的第二主鎖存電路的第一信號輸出端相連接，所述的第三十五PMOS管的源極、所述的第二十七NMOS管的漏極、所述的第二十八NMOS管的漏極、所述的第三十六PMOS管的柵極及所述的第二十九NMOS管的柵極均與所述的第二主鎖存電路的第二信號輸出端相連接，所述的第二十七NMOS管的源極、所述的第二十八NMOS管的源極、所述的第二十九NMOS管的源極及所述的第三十NMOS管的源極均接地，所述的第二十七NMOS管的柵極、所述的第三十NMOS管的柵極及所述的第三十二 PMOS管的柵極均與時鐘信號輸入端相連接，所述的第二從鎖存電路由第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第三—^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管及第三十五NMOS管組成，所述的第三十七PMOS管的漏極、所述的第三十八PMOS管的漏極、所述的第三十九PMOS管的漏極及所述的第四十PMOS管的漏極均與電源正端相連接，所述的第三十八PMOS管的柵極、所述的第三十一 NMOS管的柵極、所述的第三十九PMOS管的源極、所述的第三十二 NMOS管的漏極及所述的第四十PMOS管的源極均與所述的第三主從鎖存單元的第一信號輸出端相連接，所述的第三十七PMOS管的源極、所述的第三十八PMOS管的源極、所述的第三十一 NMOS管的漏極、所述的第三十九PMOS管的柵極及所述的第三十二 NMOS管的柵極均與所述的第三主從鎖存單元的第二信號輸出端相連接，所述的第三十一 NMOS管的源極與所述的第三十三NMOS管的漏極相連接，所述的第三十三NMOS管的柵極與所述的第二從鎖存電路的第一信號輸入端相連接，所述的第三十二 NMOS管的源極與所述的第三十四NMOS管的漏極相連接，所述的第三十四NMOS管的柵極與所述的第二從鎖存電路的第二信號輸入端相連接，所述的第三十三NMOS管的源極、所述的第三十四NMOS管的源極及所述的第三十五NMOS管的漏極三者相連接，所述的第三十五NMOS管的源極接地，所述的第三十五NMOS管的柵極、所述的第三十七PMOS管的柵極及所述的第四十PMOS管的柵極均與時鐘信號輸入端相連接，所述的第二主鎖存電路的第一信號輸出端與所述的第二從鎖存電路的第一信號輸入端相連接，所述的第二主鎖存電路的第二信號輸出端與所述的第二從鎖存電路的第二信號輸入端相連接。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于在傳統(tǒng)JK觸發(fā)器結構的基礎上，將具有能耗對稱特點的靈敏放大型邏輯引入到JK觸發(fā)器的設計中，并結合溝道寬長比對數(shù)據(jù)傳輸速率的影響，提出一種防御能量攻擊的JK觸發(fā)器；在HSPICE環(huán)境下，采用PTM 90nm CMOS工藝器件參數(shù)進行計算機仿真，實驗結果證明該觸發(fā)器的邏輯功能正確、能量消耗穩(wěn)定且能量消耗與所處理數(shù)據(jù)相互獨立，具有良好的防御能量攻擊的性能。


圖1為本發(fā)明JK觸發(fā)器的電路原理圖；圖2為本發(fā)明JK觸發(fā)器中第一主從鎖存單元的電路原理圖及符號表示圖；圖3為本發(fā)明JK觸發(fā)器中第三主從鎖存單元的電路原理圖及符號表示圖；圖4為本發(fā)明JK觸發(fā)器的模擬波形；圖5為本發(fā)明JK觸發(fā)器的能耗曲線。
具體實施例方式以下結合附圖實施例對本發(fā)明作進一步詳細描述。如圖1所示，一種防御能量攻擊的JK觸發(fā)器，包括第一互補信號產(chǎn)生電路1、第二互補信號產(chǎn)生電路3、觸發(fā)器原型電路2、第一主從鎖存單元4、第二主從鎖存單元5、第三主從鎖存單元6及第四主從鎖存單元7，觸發(fā)器原型電路2的第一信號輸出端Q與第一主從鎖存單元4的第一信號輸入端相連接，觸發(fā)器原型電路2的第二信號輸出端Q與第一主從6/11 頁
鎖存單元4的第二信號輸入端相連接，第一主從鎖存單元4的第一信號輸出端與第一互補信號產(chǎn)生電路1的第一信號輸入端相連接，第一主從鎖存單元4的第二信號輸出端與第一互補信號產(chǎn)生電路1的第二信號輸入端相連接，第一互補信號產(chǎn)生電路1的第一信號輸出端χ與第三主從鎖存單元6的第一信號輸入端相連接，第一互補信號產(chǎn)生電路1的第二信號輸出端Χ與第三主從鎖存單元6的第二信號輸入端相連接，第三主從鎖存單元6的第一信號輸出端與觸發(fā)器原型電路2的第一信號輸入端相連接，第三主從鎖存單元6的第二信號輸出端與觸發(fā)器原型電路2的第二信號輸入端相連接，觸發(fā)器原型電路2的第一信號輸出端Q與第二主從鎖存單元5的第二信號輸入端相連接，觸發(fā)器原型電路2的第二信號輸出端Q與第二主從鎖存單元5的第一信號輸入端相連接，第二主從鎖存單元5的第一信號輸出端與第二互補信號產(chǎn)生電路3的第一信號輸入端相連接，第二主從鎖存單元5的第二信號輸出端與第二互補信號產(chǎn)生電路3的第二信號輸入端相連接，第二互補信號產(chǎn)生電路3的第一信號輸出端y與第四主從鎖存單元7的第一信號輸入端相連接，第二互補信號產(chǎn)生電路3的第二信號輸出端y與第四主從鎖存單元7的第二信號輸入端相連接，第四主從鎖存單元7的第一信號輸出端與觸發(fā)器原型電路2的第三信號輸入端相連接，第四主從鎖存單元7的第二信號輸出端與觸發(fā)器原型電路2的第四信號輸入端相連接。第一互補信號產(chǎn)生電路1由第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一匪OS管Ni、第二匪OS管N2、第三匪OS管N3及第四匪OS管N4組成，第一 PMOS管Pl的漏極與電源正端VDD相連接，第一 PMOS管Pl的源極、第二 PMOS管P2的漏極及第三PMOS管P3的漏極三者相連接，第二 PMOS管P2的柵極與第一互補信號產(chǎn)生電路1的第三信號輸入端J相連接，第三PMOS管P3的柵極與第一互補信號產(chǎn)生電路1的第四信號輸入端J相連接，第二 PMOS管P2的源極、第四PMOS管P4的漏極及第六PMOS管P6的漏極三者相連接，第三PMOS管P3的源極、第五PMOS管P5的漏極及第七PMOS管P7的漏極三者相連接，第四PMOS管P4的柵極、第五PMOS管P5的柵極均與第一互補信號產(chǎn)生電路1的第一信號輸入端相連接，第四PMOS管P4的源極、第六PMOS管P6的源極、第七PMOS管P7的源極及第八PMOS管P8的漏極四者相連接，第六PMOS管P6的柵極、第七PMOS管P7的柵極均與第一互補信號產(chǎn)生電路1的第二信號輸入端相連接，第五PMOS管P5的源極與第九PMOS管P9的漏極相連接，第八PMOS管P8的源極、第一 NMOS管附的漏極、第二 NMOS管N2的漏極、第九PMOS管P9的柵極及第三NMOS管N3的柵極均與第一互補信號產(chǎn)生電路1的第一信號輸出端χ相連接，第八PMOS管P8的柵極、第二 NMOS管N2的柵極、第三NMOS管N3的漏極、第九PMOS管P9的源極及第四NMOS管N4的漏極均與第一互補信號產(chǎn)生電路1的第二信號輸出端χ相連接，第一 NMOS管附的源極、第二 NMOS管N2的源極、第三NMOS管N3的源極及第四NMOS管N4的源極均接地，第一 PMOS管Pl的柵極、第一 NMOS管附的柵極及第四NMOS管N4的柵極均與時鐘信號輸入端elk相連接。第二互補信號產(chǎn)生電路3由第十PMOS管P10、第^^一 PMOS管P11、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7及第八NMOS管N8組成，第十PMOS管PlO的漏極與電源正端VDD相連接，第十PMOS管PlO的源極、第i^一 PMOS管Pll的漏極及第十二 PMOS管P12的漏極三者相連接，第十一 PMOS管
11Pll的柵極與第二互補信號產(chǎn)生電路3的第三信號輸入端K相連接，第十二 PMOS管P12的柵極與第二互補信號產(chǎn)生電路3的第四信號輸入端K相連接，第十一 PMOS管Pll的源極、第十三PMOS管P13的漏極及第十五PMOS管P15的漏極三者相連接，第十二 PMOS管P12的源極、第十四PMOS管P14的漏極及第十六PMOS管P16的漏極三者相連接，第十三PMOS管P13的柵極、第十四PMOS管P14的柵極均與第二互補信號產(chǎn)生電路3的第一信號輸入端相連接，第十三PMOS管P13的源極、第十五PMOS管P15的源極、第十六PMOS管P16的源極及第十七PMOS管P17的漏極四者相連接，第十五PMOS管P15的柵極、第十六PMOS管P16的柵極均與第二互補信號產(chǎn)生電路3的第二信號輸入端相連接，第十四PMOS管P14的源極與第十八PMOS管P18的漏極相連接，第十七PMOS管P17的源極、第五NMOS管N5的漏極、第六NMOS管N6的漏極、第十八PMOS管P18的柵極及第七NMOS管N7的柵極均與第二互補信號產(chǎn)生電路3的第一信號輸出端y相連接，第十七PMOS管P17的柵極、第六NMOS管N6的柵極、第七NMOS管N7的漏極、第十八PMOS管P18的源極及第八NMOS管N8的漏極均與第二互補信號產(chǎn)生電路3的第二信號輸出端y相連接，第五NMOS管N5的源極、第六NMOS管N6的源極、第七NMOS管N7的源極及第八NMOS管N8的源極均接地，第十PMOS管PlO的柵極、第五NMOS管N5的柵極及第八NMOS管N8的柵極均與時鐘信號輸入端elk相連接。觸發(fā)器原型電路2由第十九PMOS管P19、第二十PMOS管P20、第二i^一 PMOS管P21、第二十二 PMOS管P22、第九NMOS管N9、第十NMOS管附0、第i^一 NMOS管附1、第十二NMOS管附2、第十三NMOS管附3、第十四NMOS管附4、第十五NMOS管附5、第十六NMOS管N16及第十七NMOS管N17組成，第十九PMOS管P19的漏極、第二十PMOS管P20的漏極、第二i^一 PMOS管P21的漏極及第二十二 PMOS管P22的漏極均與電源正端VDD相連接，第二十PMOS管P20的柵極、第九匪OS管N9的柵極、第二i^一 PMOS管P21的源極、第十匪OS管NlO的漏極及第二十二 PMOS管P22的源極均與觸發(fā)器原型電路2的第一信號輸出端Q相連接，第十九PMOS管P19的源極、第二十PMOS管P20的源極、第九NMOS管N9的漏極、第二i^一PMOS管P21的柵極及第十NMOS管WO的柵極均與觸發(fā)器原型電路2的第二信號輸出端Q相連接，第九NMOS管N9的源極、第十三NMOS管W3的漏極、第i^一 NMOS管mi的漏極及第十四NMOS管附4的漏極四者相連接，第十匪OS管WO的源極與第十二 NMOS管附2的漏極相連接，第十一 NMOS管mi的柵極、第十二 NMOS管W2的柵極均與觸發(fā)器原型電路2的第一信號輸入端相連接，第十三NMOS管W3的柵極、第十四NMOS管W4的柵極均與觸發(fā)器原型電路2的第二信號輸入端相連接，第十一 NMOS管mi的源極、第十三NMOS管W3的源極及第十五NMOS管附5的漏極三者相連接，第十二 NMOS管附2的源極、第十四NMOS管N14的源極及第十六NMOS管me的漏極三者相連接，第十五NMOS管W5的源極、第十六NMOS管N16的源極及第十七NMOS管附7的漏極三者相連接，第十六NMOS管附6的柵極與觸發(fā)器原型電路2的第三信號輸入端相連接，第十五NMOS管W5的柵極與觸發(fā)器原型電路2的第四信號輸入端相連接，第十七NMOS管W7的源極接地，第十七NMOS管W7的柵極、第十九PMOS管P19的柵極及第二十二 PMOS管P22的柵極均與時鐘信號輸入端elk相連接。第一主從鎖存單元4與第二主從鎖存單元5的內部結構相同，如圖2所示，第一主從鎖存單元4由第一主鎖存電路8和第一從鎖存電路9組成，第一主鎖存電路8由第二十三PMOS管P23、第二十四PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第十八NMOS管附8、第十九NMOS管附9、第二十NMOS管N20、第二^^一 NMOS管N21及第二十二 NMOS管N22組成，第二十三PMOS管P23的漏極、第二十四PMOS管P24的漏極、第二十五PMOS管P25的漏極及第二十六PMOS管P26的漏極均與電源正端VDD相連接，第二十四PMOS管P24的柵極、第十八NMOS管m8的柵極、第二十五PMOS管P25的源極、第十九NMOS管W9的漏極及第二十六PMOS管P26的源極均與第一主鎖存電路8的第一信號輸出端outl相連接，第二十三PMOS管P23的源極、第二十四PMOS管P24的源極、第十八NMOS管附8的漏極、第二十五PMOS管P25的柵極及第十九NMOS管W9的柵極均與第一主鎖存電路8的第二信號輸出端相連接，第十八NMOS管m8的源極與第二十NMOS管N20的漏極相連接，第二十NMOS管N20的柵極與第一主從鎖存單元4的第一信號輸入端相連接，第十九NMOS管W9的源極與第二十一 NMOS管N21的漏極相連接，第二十一 NMOS管N21的柵極與第一主從鎖存單元4的第二信號輸入端Qn相連接，第二十NMOS管N20的源極、第二十一 NMOS管N21的源極及第二十二 NMOS管N22的漏極三者相連接，第二十二 NMOS管N22的源極接地，第二十二NMOS管N22的柵極、第二十三PMOS管P23的柵極及第二十六PMOS管P26的柵極均與時鐘信號輸入端elk相連接，第一從鎖存電路9由第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第三十PMOS管P30、第三^^一 PMOS管P31、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25及第二十六NMOS管擬6組成，第二十七PMOS管P27的漏極與電源正端VDD相連接，第二十七PMOS管P27的源極、第二十八PMOS管P28的漏極及第二十九PMOS管P29的漏極三者相連接，第二十八PMOS管P28的柵極與第一從鎖存電路9的第一信號輸入端inl連接，第二十九PMOS管P29的柵極與第一從鎖存電路9的第二信號輸入端M連接，第二十八PMOS管M8的源極與第三十PMOS管P30的漏極相連接，第二十九PMOS管P29的源極與第三i^一 PMOS管P31的漏極相連接，第三十PMOS管P30的柵極、第二十四NMOS管N24的柵極、第三i^一 PMOS管P31的源極、第二十五NMOS管N25的漏極及第二十六NMOS管N26的漏極均與第一主從鎖存單元4的第一信號輸出端—相連接，第三十PMOS管P30的源極、第二十三NMOS管N23的漏極、第二十四NMOS管NM的漏極、第三十一 PMOS管P31的柵極及第二十五NMOS管N25的柵極均與第一主從鎖存單元4的第二信號輸出端out2相連接，第二十三NMOS管N23的源極、第二十四NMOS管N24的源極、第二十五NMOS管N25的源極及第二十六NMOS管N26的源極均接地，第二十三NMOS管N23的柵極、第二十六NMOS管擬6的柵極及第二十七PMOS管P27的柵極均與時鐘信號輸入端elk相連接，第一主鎖存電路8的第一信號輸出端outl與第一從鎖存電路9的第一信號輸入端inl相連接，第一主鎖存電路8的第二信號輸出端^ 與第一從鎖存電路9的第二信號輸入端。相連接。 第三主從鎖存單元6與第四主從鎖存單元7的內部結構相同，如圖3所示，第三主從鎖存單元6由第二主鎖存電路10和第二從鎖存電路11組成，第二主鎖存電路10由第三十二 PMOS管Ρ32、第三十三PMOS管Ρ33、第三十四PMOS管Ρ34、第三十五PMOS管Ρ35、第三十六PMOS管Ρ36、第二十七NMOS管Ν27、第二十八NMOS管Ν28、第二十九NMOS管擬9及第三十NMOS管Ν30組成，第三十二 PMOS管Ρ32的漏極與電源正端VDD相連接，第三十二 PMOS管Ρ32的源極、第三十三PMOS管Ρ33的漏極及第三十四PMOS管Ρ34的漏極三者相連接，第三十三PMOS管Ρ33的柵極與第三主從鎖存單元6的第一信號輸入端χ連接，第三十四PMOS管Ρ34的柵極與第三主從鎖存單元6的第二信號輸入端y連接，第三十三PMOS管P33的源極與第三十五PMOS管P35的漏極相連接，第三十四PMOS管P34的源極與第三十六PMOS管P36的漏極相連接，第三十五PMOS管P35的柵極、第二十八NMOS管N28的柵極、第三十六PMOS管P36的源極、第二十九NMOS管N29的漏極及第三十NMOS管N30的漏極均與第二主鎖存電路10的第一信號輸出端out3相連接，第三十五PMOS管P35的源極、第二十七NMOS管N27的漏極、第二十八NMOS管擬8的漏極、第三十六PMOS管P36的柵極及第二十九NMOS管擬9的柵極均與第二主鎖存電路10的第二信號輸出端—相連接，第二十七NMOS管N27的源極、第二十八NMOS管擬8的源極、第二十九NMOS管擬9的源極及第三十NMOS管N30的源極均接地，第二十七NMOS管N27的柵極、第三十NMOS管N30的柵極及第三十二 PMOS管P32的柵極均與時鐘信號輸入端elk相連接，第二從鎖存電路11由第三十七PMOS管P37、第三十八PMOS管P38、第三十九PMOS管P39、第四十PMOS管P40、第三i^一 NMOS管N31、第三十二 NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34及第三十五NMOS管N35組成，第三十七PMOS管P37的漏極、第三十八PMOS管P38的漏極、第三十九PMOS管P39的漏極及第四十PMOS管P40的漏極均與電源正端VDD相連接，第三十八PMOS管P38的柵極、第三—^一 NMOS管N31的柵極、第三十九PMOS管P39的源極、第三十二 NMOS管N32的漏極及第四十PMOS管P40的源極均與第三主從鎖存單元6的第一信號輸出端out4相連接，第三十七PMOS管P37的源極、第三十八PMOS管P38的源極、第三i^一 NMOS管N31的漏極、第三十九PMOS管P39的柵極及第三十二 NMOS管N32的柵極均與第三主從鎖存單元6的第二信號輸出端相連接，第三i^一 NMOS管N31的源極與第三十三NMOS管N33的漏極相連接，第三十三NMOS管N33的柵極與第二從鎖存電路11的第一信號輸入端in2相連接，第三十二 NMOS管N32的源極與第三十四NMOS管N34的漏極相連接，第三十四NMOS管N34的柵極與第二從鎖存電路11的第二信號輸入端^相連接，第三十三NMOS管N33的源極、第三十四NMOS管N34的源極及第三十五NMOS管N35的漏極三者相連接，第三十五NMOS管N35的源極接地，第三十五NMOS管N35的柵極、第三十七PMOS管P37的柵極及第四十PMOS管P40的柵極均與時鐘信號輸入端elk相連接，第二主鎖存電路10的第一信號輸出端out3與第二從鎖存電路11的第一信號輸入端in2相連接，第二主鎖存電路10的第二信號輸出端—與第二從鎖存電路11的第二信號輸入端&相連接。上述實施例中所述的第二十七PMOS管P27的導通速率比第二十三PMOS管P23、第二十六PMOS管P^快，即第二十七PMOS管P27的寬長比大于第二十三PMOS管P23、第二十六PMOS管P26的寬長比，所述的第三十五NMOS管N35的導通速率比第二十七NMOS管N27、第三十NMOS管N30快，即第三十五NMOS管N35的寬長比大于第二十七NMOS管N27、第三十NMOS管N30的寬長比。本發(fā)明JK觸發(fā)器的工作過程當時鐘信號elk = 0時，觸發(fā)器原型電路2進入預充階段，觸發(fā)器原型電路2的第一信號輸出端Q和第二信號輸出端。均置為1 ；第一主從鎖存單元4和第二主從鎖存單元5輸出內部儲存的互補信號Qn和，并將信號Qn傳送至第一互補信號產(chǎn)生電路1的第一信號輸入端和第二互補信號產(chǎn)生電路3的第二信號輸入端，將互補信號傳送至第一互補信號產(chǎn)生電路1的第二信號輸入端和第二互補信號產(chǎn)生電路3的第一信號輸入端；第一互補信號產(chǎn)生電路1和第二互補信號產(chǎn)生電路3進入求值階段，均進行與/與非操作，第一互補信號產(chǎn)生電路1的第一信號輸出端輸出互補信號i，第一互補信號產(chǎn)生電路1的第二信號輸出端輸出信號X，第二互補信號產(chǎn)生電路3的第一信號輸出端輸出互補信號y，第二互補信號產(chǎn)生電路3的第二信號輸出端輸出信號y ；第三主從鎖存單元6接收互補信號X和J并將其暫存在器件單元內部；第四主從鎖存單元7接收互補信號y和P，并將其暫存在器件單元內部；當時鐘信號elk = 1時，第一互補信號產(chǎn)生電路1和第二互補信號產(chǎn)生電路3進入預充階段，輸出端均置為低電平0狀態(tài)；第三主從鎖存單元6 輸出內部儲存的互補信號χ和i，第四主從鎖存單元7輸出內部儲存的互補信號y和J，并將信號χ傳送至觸發(fā)器原型電路2的第二信號輸入端，將互補信號I傳送至觸發(fā)器原型電路2 的第一信號輸入端，將信號y傳送至觸發(fā)器原型電路2的第四信號輸入端，將互補信號J傳送至觸發(fā)器原型電路2的第三信號輸入端；觸發(fā)器原型電路2進入求值階段，進行或/或非操作，第一信號輸出端Q和第二信號輸出端。輸出互補信號(T1和；第一主從鎖存單元4 和第二主從鎖存單元5接收并暫存觸發(fā)器原型電路2輸出的互補信號Qn+1和。在HSPICE環(huán)境下，采用PTM 90nm CMOS工藝器件參數(shù)，對上述所述的JK觸發(fā)器進行計算機仿真，其中第二十七PMOS管P27寬長比為1. 35um/0. 09um,第二十三PMOS 管P23、第二十六PMOS管P26寬長比為0. 09um/0. 09um ；第三十五NMOS管N35寬長比為 0. 9um/0. 09um，第二十七NMOS管N27、第三十NMOS管N30寬長比為0. 09um/0. 09um，其他的匪OS管寬長比均取0. 36um/0. 09um，其他的PMOS管寬長比均取0. 72um/0. 09um。圖4給出了該觸發(fā)器的模擬波形，其中輸入信號J和K分別為“10101010. · ·，，和“00110011. ·. ”，工作頻率為50MHz，負載電容為10fF，分析表明，若elk為低電平，觸發(fā)器輸出端Q和G均置為 1 ；否則，當elk為高電平時，該電路在J = 0、K = 0時具有保持功能；在J = 0、Κ = 1時具有置0功能；在J = 1、K = 0時具有置1功能；在J = 1、K = 1時具有翻轉功能。結果與表1 一致，證明所設計電路具有正確的邏輯功能。圖5給出了該觸發(fā)器的功耗曲線，結果表明該設計在不同時鐘周期內，功耗曲線是一致的，具有功耗恒定特性。表1 本發(fā)明JK觸發(fā)器的狀態(tài)轉移真值表
clk=0Clk=IJKβ"β"JKβ"β"001100Qnβ"0111010110111010111111β"Qn 表2 本發(fā)明和傳統(tǒng)JK觸發(fā)器周期內平均能耗對比(單位10_14J)
EneriEner2Ener3Ener4EnersEner^EneryEnergσ EE傳統(tǒng)-1.326-2.195-4.548-2.301-4.428-2.273-4.552-2.3011.298-2.990本發(fā)明-41.31-41.51-41.89-41.29-41.17-41.60-41.85-41.290.27-41.48 將本發(fā)明的JK觸發(fā)器與傳統(tǒng)JK觸發(fā)器進行比較，以不同時鐘周期內平均能耗的差異來反映電路的抗差分能量攻擊性能，計算機仿真結果如表2所示。其中EnerUi = 1-8) 為電路在第i個時鐘周期內的平均能耗；I為電路在八個時鐘周期內的平均能耗，ο E為不同時鐘周期內平均能耗的均方差。表2中第二行表明，當傳統(tǒng)JK觸發(fā)器在不同時鐘周期內處理不同數(shù)據(jù)時，平均能耗不盡相同，前四個時鐘周期里，第三個時鐘周期內平均能耗最大，分析JK觸發(fā)器的功能可知，此時觸發(fā)器具有翻轉功能，由此可見其能耗與處理的數(shù)據(jù)存在相關性。若將傳統(tǒng)JK觸發(fā)器作為密碼系統(tǒng)的組成部分，通過記錄系統(tǒng)工作時能耗，采用差分能量攻擊技術，可分析出密碼系統(tǒng)保護的信息。表中第三行表明，本發(fā)明的JK觸發(fā)器在每個時鐘周期內的平均能耗基本一致，即其具有能耗與處理的數(shù)據(jù)相互獨立的特點。歸一化標準差(Normalized Standard Deviation,NSD)是衡量電路抗差分能量攻擊性能的常用標準，其定義為NSD =^從而可計算出本發(fā)明的JK觸發(fā)器與傳統(tǒng)JK觸發(fā)器歸一化標準差分別為0. 6%和 43.8%。相比于傳統(tǒng)設計，該設計的歸一化標準差僅為前者的1/73(0.6% /43.8% )，證明其防御能量攻擊性能顯著。
權利要求
1.一種防御能量攻擊的JK觸發(fā)器，其特征在于包括第一互補信號產(chǎn)生電路、第二互補信號產(chǎn)生電路、觸發(fā)器原型電路、第一主從鎖存單元、第二主從鎖存單元、第三主從鎖存單元及第四主從鎖存單元，所述的觸發(fā)器原型電路的第一信號輸出端與所述的第一主從鎖存單元的第一信號輸入端相連接，所述的觸發(fā)器原型電路的第二信號輸出端與所述的第一主從鎖存單元的第二信號輸入端相連接，所述的第一主從鎖存單元的第一信號輸出端與所述的第一互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第一主從鎖存單元的第二信號輸出端與所述的第一互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第一互補信號產(chǎn)生電路的第一信號輸出端與所述的第三主從鎖存單元的第一信號輸入端相連接，所述的第一互補信號產(chǎn)生電路的第二信號輸出端與所述的第三主從鎖存單元的第二信號輸入端相連接，所述的第三主從鎖存單元的第一信號輸出端與所述的觸發(fā)器原型電路的第一信號輸入端相連接，所述的第三主從鎖存單元的第二信號輸出端與所述的觸發(fā)器原型電路的第二信號輸入端相連接，所述的觸發(fā)器原型電路的第一信號輸出端與所述的第二主從鎖存單元的第二信號輸入端相連接，所述的觸發(fā)器原型電路的第二信號輸出端與所述的第二主從鎖存單元的第一信號輸入端相連接，所述的第二主從鎖存單元的第一信號輸出端與所述的第二互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第二主從鎖存單元的第二信號輸出端與所述的第二互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第二互補信號產(chǎn)生電路的第一信號輸出端與所述的第四主從鎖存單元的第一信號輸入端相連接，所述的第二互補信號產(chǎn)生電路的第二信號輸出端與所述的第四主從鎖存單元的第二信號輸入端相連接，所述的第四主從鎖存單元的第一信號輸出端與所述的觸發(fā)器原型電路的第三信號輸入端相連接，所述的第四主從鎖存單元的第二信號輸出端與所述的觸發(fā)器原型電路的第四信號輸入端相連接。
2.根據(jù)權利要求1所述的一種防御能量攻擊的JK觸發(fā)器，其特征在于所述的第一互補信號產(chǎn)生電路由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一匪OS管、第二匪OS管、第三匪OS管及第四NMOS管組成，所述的第一 PMOS管的漏極與電源正端相連接，所述的第一 PMOS管的源極、所述的第二 PMOS管的漏極及所述的第三PMOS管的漏極三者相連接，所述的第二 PMOS管的柵極與所述的第一互補信號產(chǎn)生電路的第三信號輸入端相連接，所述的第三PMOS管的柵極與所述的第一互補信號產(chǎn)生電路的第四信號輸入端相連接，所述的第二 PMOS管的源極、所述的第四PMOS管的漏極及所述的第六PMOS管的漏極三者相連接，所述的第三PMOS管的源極、所述的第五PMOS管的漏極及所述的第七PMOS管的漏極三者相連接，所述的第四PMOS管的柵極、所述的第五PMOS管的柵極均與所述的第一互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第四PMOS管的源極、所述的第六PMOS管的源極、所述的第七PMOS管的源極及所述的第八PMOS管的漏極四者相連接，所述的第六PMOS管的柵極、所述的第七PMOS管的柵極均與所述的第一互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第五PMOS管的源極與所述的第九PMOS管的漏極相連接，所述的第八PMOS管的源極、所述的第一NMOS管的漏極、所述的第二 NMOS管的漏極、所述的第九PMOS管的柵極及所述的第三NMOS管的柵極均與所述的第一互補信號產(chǎn)生電路的第一信號輸出端相連接，所述的第八PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第三NMOS管的漏極、所述的第九PMOS管的源極及所述的第四NMOS管的漏極均與所述的第一互補信號產(chǎn)生電路的第二信號輸出端相連接，所述的第一 NMOS管的源極、所述的第二 NMOS管的源極、所述的第三NMOS管的源極及所述的第四NMOS管的源極均接地，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極及所述的第四NMOS管的柵極均與時鐘信號輸入端相連接。
3.根據(jù)權利要求1所述的一種防御能量攻擊的JK觸發(fā)器，其特征在于所述的第二互補信號產(chǎn)生電路由第十PMOS管、第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第五NMOS管、第六NMOS管、第七NMOS管及第八NMOS管組成，所述的第十PMOS管的漏極與電源正端相連接，所述的第十PMOS管的源極、所述的第十一 PMOS管的漏極及所述的第十二 PMOS管的漏極三者相連接，所述的第十一 PMOS管的柵極與所述的第二互補信號產(chǎn)生電路的第三信號輸入端相連接，所述的第十二 PMOS管的柵極與所述的第二互補信號產(chǎn)生電路的第四信號輸入端相連接，所述的第十一 PMOS管的源極、所述的第十三PMOS管的漏極及所述的第十五PMOS管的漏極三者相連接，所述的第十二PMOS管的源極、所述的第十四PMOS管的漏極及所述的第十六PMOS管的漏極三者相連接，所述的第十三PMOS管的柵極、所述的第十四PMOS管的柵極均與所述的第二互補信號產(chǎn)生電路的第一信號輸入端相連接，所述的第十三PMOS管的源極、所述的第十五PMOS管的源極、所述的第十六PMOS管的源極及所述的第十七PMOS管的漏極四者相連接，所述的第十五PMOS管的柵極、所述的第十六PMOS管的柵極均與所述的第二互補信號產(chǎn)生電路的第二信號輸入端相連接，所述的第十四PMOS管的源極與所述的第十八PMOS管的漏極相連接，所述的第十七PMOS管的源極、所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所述的第十八PMOS管的柵極及所述的第七NMOS管的柵極均與所述的第二互補信號產(chǎn)生電路的第一信號輸出端相連接，所述的第十七PMOS管的柵極、所述的第六NMOS管的柵極、所述的第七NMOS管的漏極、所述的第十八PMOS管的源極及所述的第八NMOS管的漏極均與所述的第二互補信號產(chǎn)生電路的第二信號輸出端相連接，所述的第五NMOS管的源極、所述的第六NMOS管的源極、所述的第七NMOS管的源極及所述的第八NMOS管的源極均接地，所述的第十PMOS管的柵極、所述的第五NMOS管的柵極及所述的第八NMOS管的柵極均與時鐘信號輸入端相連接。
4.根據(jù)權利要求1所述的一種防御能量攻擊的JK觸發(fā)器，其特征在于所述的觸發(fā)器原型電路由第十九PMOS管、第二十PMOS管、第二i^一 PMOS管、第二十二 PMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管及第十七NMOS管組成，所述的第十九PMOS管的漏極、所述的第二十PMOS管的漏極、所述的第二i^一 PMOS管的漏極及所述的第二十二 PMOS管的漏極均與電源正端相連接，所述的第二十PMOS管的柵極、所述的第九NMOS管的柵極、所述的第二十一PMOS管的源極、所述的第十NMOS管的漏極及所述的第二十二 PMOS管的源極均與所述的觸發(fā)器原型電路的第一信號輸出端相連接，所述的第十九PMOS管的源極、所述的第二十PMOS管的源極、所述的第九NMOS管的漏極、所述的第二十一 PMOS管的柵極及所述的第十NMOS管的柵極均與所述的觸發(fā)器原型電路的第二信號輸出端相連接，所述的第九NMOS管的源極、所述的第十三匪OS管的漏極、所述的第十一 NMOS管的漏極及所述的第十四NMOS管的漏極四者相連接，所述的第十NMOS管的源極與所述的第十二匪OS管的漏極相連接，所述的第十一 NMOS管的柵極、所述的第十二 NMOS管的柵極均與所述的觸發(fā)器原型電路的第一信號輸入端相連接，所述的第十三NMOS管的柵極、所述的第十四NMOS管的柵極均與所述的觸發(fā)器原型電路的第二信號輸入端相連接，所述的第十一 NMOS管的源極、所述的第十三NMOS管的源極及所述的第十五NMOS管的漏極三者相連接，所述的第十二 NMOS管的源極、所述的第十四NMOS管的源極及所述的第十六NMOS管的漏極三者相連接，所述的第十五NMOS管的源極、所述的第十六NMOS管的源極及所述的第十七NMOS管的漏極三者相連接，所述的第十六NMOS管的柵極與所述的觸發(fā)器原型電路的第三信號輸入端相連接，所述的第十五NMOS管的柵極與所述的觸發(fā)器原型電路的第四信號輸入端相連接，所述的第十七NMOS管的源極接地，所述的第十七NMOS管的柵極、所述的第十九PMOS管的柵極及所述的第二十二PMOS管的柵極均與時鐘信號輸入端相連接。
5.根據(jù)權利要求1所述的一種防御能量攻擊的JK觸發(fā)器，其特征在于所述的第一主從鎖存單元與所述的第二主從鎖存單元的內部結構相同，所述的第一主從鎖存單元由第一主鎖存電路和第一從鎖存電路組成，所述的第一主鎖存電路由第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第十八匪OS管、第十九匪OS管、第二十匪OS管、第二i^一 NMOS管及第二十二 NMOS管組成，所述的第二十三PMOS管的漏極、所述的第二十四PMOS管的漏極、所述的第二十五PMOS管的漏極及所述的第二十六PMOS管的漏極均與電源正端相連接，所述的第二十四PMOS管的柵極、所述的第十八NMOS管的柵極、所述的第二十五PMOS管的源極、所述的第十九NMOS管的漏極及所述的第二十六PMOS管的源極均與所述的第一主鎖存電路的第一信號輸出端相連接，所述的第二十三PMOS管的源極、所述的第二十四PMOS管的源極、所述的第十八NMOS管的漏極、所述的第二十五PMOS管的柵極及所述的第十九NMOS管的柵極均與所述的第一主鎖存電路的第二信號輸出端相連接，所述的第十八NMOS管的源極與所述的第二十NMOS管的漏極相連接，所述的第二十NMOS管的柵極與所述的第一主從鎖存單元的第一信號輸入端相連接，所述的第十九NMOS管的源極與所述的第二十一 NMOS管的漏極相連接，所述的第二十一 NMOS管的柵極與所述的第一主從鎖存單元的第二信號輸入端相連接，所述的第二十NMOS管的源極、所述的第二十一NMOS管的源極及所述的第二十二 NMOS管的漏極三者相連接，所述的第二十二 NMOS管的源極接地，所述的第二十二 NMOS管的柵極、所述的第二十三PMOS管的柵極及所述的第二十六PMOS管的柵極均與時鐘信號輸入端相連接，所述的第一從鎖存電路由第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三i^一 PMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管及第二十六NMOS管組成，所述的第二十七PMOS管的漏極與電源正端相連接，所述的第二十七PMOS管的源極、所述的第二十八PMOS管的漏極及所述的第二十九PMOS管的漏極三者相連接，所述的第二十八PMOS管的柵極與所述的第一從鎖存電路的第一信號輸入端連接，所述的第二十九PMOS管的柵極與所述的第一從鎖存電路的第二信號輸入端連接，所述的第二十八PMOS管的源極與所述的第三十PMOS管的漏極相連接，所述的第二十九PMOS管的源極與所述的第三十一 PMOS管的漏極相連接，所述的第三十PMOS管的柵極、所述的第二十四NMOS管的柵極、所述的第三十一 PMOS管的源極、所述的第二十五NMOS管的漏極及所述的第二十六NMOS管的漏極均與所述的第一主從鎖存單元的第一信號輸出端相連接，所述的第三十PMOS管的源極、所述的第二十三NMOS管的漏極、所述的第二十四NMOS管的漏極、所述的第三十一 PMOS管的柵極及所述的第二十五NMOS管的柵極均與所述的第一主從鎖存單元的第二信號輸出端相連接，所述的第二十三NMOS管的源極、所述的第二十四NMOS管的源極、所述的第二十五NMOS管的源極及所述的第二十六NMOS管的源極均接地，所述的第二十三NMOS管的柵極、所述的第二十六NMOS管的柵極及所述的第二十七PMOS管的柵極均與時鐘信號輸入端相連接，所述的第一主鎖存電路的第一信號輸出端與所述的第一從鎖存電路的第一信號輸入端相連接，所述的第一主鎖存電路的第二信號輸出端與所述的第一從鎖存電路的第二信號輸入端相連接。
6.根據(jù)權利要求1所述的一種防御能量攻擊的JK觸發(fā)器，其特征在于所述的第三主從鎖存單元與所述的第四主從鎖存單元的內部結構相同，所述的第三主從鎖存單元由第二主鎖存電路和第二從鎖存電路組成，所述的第二主鎖存電路由第三十二 PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第二十七匪OS管、第二十八NMOS管、第二十九NMOS管及第三十NMOS管組成，所述的第三十二 PMOS管的漏極與電源正端相連接，所述的第三十二 PMOS管的源極、所述的第三十三PMOS管的漏極及所述的第三十四PMOS管的漏極三者相連接，所述的第三十三PMOS管的柵極與所述的第三主從鎖存單元的第一信號輸入端連接，所述的第三十四PMOS管的柵極與所述的第三主從鎖存單元的第二信號輸入端連接，所述的第三十三PMOS管的源極與所述的第三十五PMOS管的漏極相連接，所述的第三十四PMOS管的源極與所述的第三十六PMOS管的漏極相連接，所述的第三十五PMOS管的柵極、所述的第二十八NMOS管的柵極、所述的第三十六PMOS管的源極、所述的第二十九NMOS管的漏極及所述的第三十NMOS管的漏極均與所述的第二主鎖存電路的第一信號輸出端相連接，所述的第三十五PMOS管的源極、所述的第二十七NMOS管的漏極、所述的第二十八NMOS管的漏極、所述的第三十六PMOS管的柵極及所述的第二十九NMOS管的柵極均與所述的第二主鎖存電路的第二信號輸出端相連接，所述的第二十七NMOS管的源極、所述的第二十八NMOS管的源極、所述的第二十九NMOS管的源極及所述的第三十NMOS管的源極均接地，所述的第二十七NMOS管的柵極、所述的第三十NMOS管的柵極及所述的第三十二 PMOS管的柵極均與時鐘信號輸入端相連接，所述的第二從鎖存電路由第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第三i^一 NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管及第三十五NMOS管組成，所述的第三十七PMOS管的漏極、所述的第三十八PMOS管的漏極、所述的第三十九PMOS管的漏極及所述的第四十PMOS管的漏極均與電源正端相連接，所述的第三十八PMOS管的柵極、所述的第三十一 NMOS管的柵極、所述的第三十九PMOS管的源極、所述的第三十二 NMOS管的漏極及所述的第四十PMOS管的源極均與所述的第三主從鎖存單元的第一信號輸出端相連接，所述的第三十七PMOS管的源極、所述的第三十八PMOS管的源極、所述的第三十一 NMOS管的漏極、所述的第三十九PMOS管的柵極及所述的第三十二 NMOS管的柵極均與所述的第三主從鎖存單元的第二信號輸出端相連接，所述的第三十一 NMOS管的源極與所述的第三十三NMOS管的漏極相連接，所述的第三十三NMOS管的柵極與所述的第二從鎖存電路的第一信號輸入端相連接，所述的第三十二 NMOS管的源極與所述的第三十四NMOS管的漏極相連接，所述的第三十四NMOS管的柵極與所述的第二從鎖存電路的第二信號輸入端相連接，所述的第三十三NMOS管的源極、所述的第三十四NMOS管的源極及所述的第三十五NMOS管的漏極三者相連接，所述的第三十五NMOS管的源極接地，所述的第三十五NMOS管的柵極、所述的第三十七PMOS管的柵極及所述的第四十PMOS管的柵極均與時鐘信號輸入端相連接，所述的第二主鎖存電路的第一信號輸出端與所述的第二從鎖存電路的第一信號輸入端相連接，所述的第二主鎖存電路的第二信號輸出端與所述的第二從鎖存電路的第二信號輸入端相連接。
全文摘要
本發(fā)明公開了一種防御能量攻擊的JK觸發(fā)器，特點是包括第一互補信號產(chǎn)生電路、第二互補信號產(chǎn)生電路、觸發(fā)器原型電路、第一主從鎖存單元、第二主從鎖存單元、第三主從鎖存單元及第四主從鎖存單元，觸發(fā)器原型電路與第一主從鎖存單元連接，第一主從鎖存單元與第一互補信號產(chǎn)生電路連接，第一互補信號產(chǎn)生電路與第三主從鎖存單元連接，第三主從鎖存單元與觸發(fā)器原型電路連接，觸發(fā)器原型電路與第二主從鎖存單元連接，第二主從鎖存單元與第二互補信號產(chǎn)生電路連接，第二互補信號產(chǎn)生電路與第四主從鎖存單元連接，第四主從鎖存單元與觸發(fā)器原型電路連接；優(yōu)點是能耗與所處理數(shù)據(jù)相互獨立且能耗穩(wěn)定，具有良好的防御能量攻擊的性能。
文檔編號H03K3/021GK102394606SQ201110284559
公開日2012年3月28日 申請日期2011年9月23日 優(yōu)先權日2011年9月23日
發(fā)明者汪鵬君, 郝李鵬 申請人:寧波大學