專利名稱：抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種帶有置位結(jié)構(gòu)和掃描結(jié)構(gòu)的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(zhuǎn)(signal event upset)可置位的掃描結(jié)構(gòu)D觸發(fā)器。
背景技術(shù)：
在宇宙空間中，存在大量高能粒子(質(zhì)子、電子、重離子)和帶電粒子。集成電路受這些高能粒子和帶電粒子的轟擊后，集成電路中會(huì)產(chǎn)生電子脈沖，可能使集成電路內(nèi)部節(jié)點(diǎn)原有的電平發(fā)生翻轉(zhuǎn)，此效應(yīng)稱為單粒子翻轉(zhuǎn)(SEU)。單粒子轟擊集成電路的LET(線性能量轉(zhuǎn)移)值越高，產(chǎn)生的電子脈沖越強(qiáng)。航空、航天領(lǐng)域中使用的集成電路都會(huì)受到單粒子翻轉(zhuǎn)的威脅，使集成電路工作不穩(wěn)定，甚至產(chǎn)生致命的錯(cuò)誤，因此開發(fā)先進(jìn)的集成電路抗單粒子翻轉(zhuǎn)加固技術(shù)尤為重要。集成電路的抗單粒子翻轉(zhuǎn)加固技術(shù)可以分為系統(tǒng)級(jí)加固、電路級(jí)加固和器件級(jí)加固。系統(tǒng)級(jí)加固的集成電路可靠性高，但版圖面積大、功耗大、運(yùn)行速度慢。器件級(jí)加固的集成電路運(yùn)行速度快，版圖面積小、功耗低，但器件級(jí)加固實(shí)現(xiàn)難度大，成本高。電路級(jí)加固的集成電路可靠性高，版圖面積、功耗和運(yùn)行速度優(yōu)于系統(tǒng)級(jí)加固的集成電路，且實(shí)現(xiàn)難度和成本小于器件級(jí)加固的集成電路，是十分重要的集成電路抗單粒子翻轉(zhuǎn)加固方法。D觸發(fā)器是時(shí)序邏輯電路中使用最多的單元之一，其抗單粒子翻轉(zhuǎn)能力直接決定了集成電路的抗單粒子翻轉(zhuǎn)能力。對(duì)D觸發(fā)器進(jìn)行電路級(jí)加固可以在較小的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉(zhuǎn)能力。傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級(jí)鎖存器和從級(jí)鎖存器串聯(lián)構(gòu)成，鎖存器的抗單粒子翻轉(zhuǎn)加固是實(shí)現(xiàn)D觸發(fā)器抗單粒子加固的有效方法。T. Clain等人在IEEE Transaction on Nuclear Science (IEEE 原子能禾斗學(xué)學(xué)報(bào))上發(fā)表的 “Upset Hardened Memory Design for Submicron CMOS Technology”(在亞微米 CMOS 技術(shù)下的翻轉(zhuǎn)加固存儲(chǔ)單元設(shè)計(jì))(1996年12月第6期43卷，第2874 2878頁)提出了一種冗余加固的鎖存器，該鎖存器在經(jīng)典鎖存器結(jié)構(gòu)的基礎(chǔ)上增加了一個(gè)反相器和一個(gè)反饋回路，與原有反相器和反饋回路互為冗余電路。反相器中N管的輸入和P管的輸入分離，分別連接兩個(gè)反饋回路，反饋回路中C2MOS電路的N管和P管的輸入分別來自兩個(gè)反相器的輸出。該鎖存器的信號(hào)輸入和信號(hào)保存由C2MOS時(shí)鐘電路控制。該冗余加固的鎖存器優(yōu)點(diǎn)在于轟擊一個(gè)節(jié)點(diǎn)時(shí)產(chǎn)生的翻轉(zhuǎn)電平可以通過其冗余電路內(nèi)對(duì)應(yīng)節(jié)點(diǎn)的正確電平恢復(fù)到原來狀態(tài)。該冗余加固的鎖存器的不足在于輸入端兩個(gè)互為冗余的C2MOS電路共用一個(gè)上拉PMOS管和一個(gè)下拉NMOS管，使反饋回路中C2MOS電路的輸出節(jié)點(diǎn)與冗余電路對(duì)應(yīng)節(jié)點(diǎn)之間存在一個(gè)間接通路，當(dāng)單粒子轟擊使該C2MOS電路輸出節(jié)點(diǎn)的電平翻轉(zhuǎn)，則該翻轉(zhuǎn)電平會(huì)沿間接通路傳播到冗余電路的對(duì)應(yīng)節(jié)點(diǎn)，如果單粒子轟擊的LET值較高，則兩個(gè)互為冗余的電路均會(huì)發(fā)生電平翻轉(zhuǎn)，最終使鎖存器的輸出也發(fā)生翻轉(zhuǎn)。由兩個(gè)該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當(dāng)單粒子轟擊的LET值較高，則兩個(gè)互為冗余的電路也均會(huì)發(fā)生電平翻轉(zhuǎn)，最終使傳統(tǒng)冗余加固的D觸發(fā)器的輸出也發(fā)生翻轉(zhuǎn)。R. Naseer等人在the 48thIEEE International Midwest Symposium on Circuits and Systems (第 48 屆 IEEE 電路和系統(tǒng)中西部國際會(huì)議)上發(fā)表的“The DF-DICE Storage Element for Immunity to Soft Errors”(對(duì)軟錯(cuò)誤免疫的DF-DICE存儲(chǔ)單元)也提出了一種與上述鎖存器結(jié)構(gòu)類似的冗余加固的鎖存器。此鎖存器輸入端的兩個(gè)C2MOS電路是完全獨(dú)立的，兩個(gè)互為冗余的電路中對(duì)應(yīng)節(jié)點(diǎn)不存在間接通路，克服了 T. Clain等人提出的冗余加固的鎖存器的不足之處。但R. Naseer等人提出的冗余加固的鎖存器在反饋回路中使用了傳輸門結(jié)構(gòu)，當(dāng)一個(gè)節(jié)點(diǎn)受單粒子轟擊發(fā)生翻轉(zhuǎn)時(shí)，其冗余電路將正確電平通過傳輸門反饋至該節(jié)點(diǎn)。由于傳輸門結(jié)構(gòu)的噪聲容限較低，反饋回路的信號(hào)反饋能力較弱，當(dāng)單粒子轟擊的LET值較高時(shí)，反饋回路不能使該節(jié)點(diǎn)恢復(fù)正確電平，嚴(yán)重影響了該鎖存器抗單粒子翻轉(zhuǎn)能力。由兩個(gè)該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當(dāng)單粒子轟擊的LET值較高時(shí)，也會(huì)因?yàn)榉答伝芈分械膫鬏旈T結(jié)構(gòu)，不能使該節(jié) 點(diǎn)恢復(fù)正確電平，影響了該傳統(tǒng)冗余加固的D 觸發(fā)器抗單粒子翻轉(zhuǎn)能力。專利號(hào)為CN101499788A的中國專利公開了一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結(jié)構(gòu)類似于時(shí)間采樣結(jié)構(gòu)的D觸發(fā)器，包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器，實(shí)現(xiàn)了 D觸發(fā)器的抗單粒子翻轉(zhuǎn)加固。由于采用延遲電路和保護(hù)門電路來屏蔽轟擊產(chǎn)生的電子脈沖，當(dāng)單粒子轟擊的LET值較高時(shí)，電子脈沖寬度會(huì)大于延遲電路的延遲時(shí)間，使保護(hù)門電路的輸出電平發(fā)生翻轉(zhuǎn)，大大降低了該D 觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。普通主從D觸發(fā)器不利于在測(cè)試階段對(duì)電路進(jìn)行檢測(cè)，使得測(cè)試工作變得非常繁瑣、復(fù)雜。在普通主從D觸發(fā)器結(jié)構(gòu)基礎(chǔ)之上加入掃描電路，可以有效地簡(jiǎn)化電路測(cè)試工作，即在測(cè)試階段可以通過掃描信號(hào)控制主從D觸發(fā)器的輸入，進(jìn)而控制電路狀態(tài)。某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強(qiáng)制D觸發(fā)器輸出高電平以及把其中存儲(chǔ)的數(shù)據(jù)置為邏輯“1”。在D觸發(fā)器原有的結(jié)構(gòu)基礎(chǔ)上增加置位電路和置位信號(hào)輸入端，可以實(shí)現(xiàn)D觸發(fā)器的置位結(jié)構(gòu)，并通過置位信號(hào)來控制D觸發(fā)器的置位功能。但目前可置位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)能力均不高，不利于在航空、航天等領(lǐng)域的集成電路芯片中使用。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，針對(duì)目前抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)能力不高的問題，提出一種抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器，它可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。本發(fā)明提出的抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器由時(shí)鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、輸出緩沖電路組成。本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器有五個(gè)輸入端和兩個(gè)輸出端。五個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端、SE即掃描控制信號(hào)輸入端和 SI即掃描數(shù)據(jù)輸入端和SN即置位信號(hào)輸入端；兩個(gè)輸出端分別是Q和QN，Q和QN輸出一對(duì)相反的數(shù)據(jù)信號(hào)。時(shí)鐘電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為CK，輸出端為C、CN。時(shí)鐘電路為一個(gè)兩級(jí)反相器，由第一級(jí)反相器和第二級(jí)反相器組成；第一級(jí)反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時(shí)鐘電路的一個(gè)輸出端CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級(jí)反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時(shí)鐘電路的另一個(gè)輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極Psl、Ps2 連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。 掃描控制緩沖電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為SE，輸出端為SEN。掃描控制緩沖電路由第三PMOS管和第三NMOS管組成。第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS。第三PMOS管的柵極Pg3連接SEJI 極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3連接Pd3。主鎖存器和從鎖存器均為冗余加固的鎖存器，并且主鎖存器中還包括掃描結(jié)構(gòu)。 主鎖存器和從鎖存器前后串聯(lián)，并均與時(shí)鐘電路。主鎖存器又與掃描控制緩沖電路連接，從鎖存器還與輸出緩沖電路連接。主鎖存器有七個(gè)輸入端和一個(gè)輸出端，七個(gè)輸入端為D、C、CN、SE、SEN、Si、SN，一個(gè)輸出端為M0。主鎖存器由十八個(gè)PMOS管和十八個(gè)NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四PMOS管的柵極Pg4連接Si，漏極 Pd4連接第五PMOS管的源極Ps5，源極Ps4連接電源VDD ’第五PMOS管的柵極Pg5連接SEN， 漏極Pd5連接第八PMOS管的源極Ps8，源極Ps5連接Pd4 ；第六PMOS管的柵極Pg6連接SE， 漏極Pd6連接第七PMOS管的源極Ps7，源極Ps6連接電源VDD ；第七PMOS管的柵極Pg7連接D，漏極Pd7連接Ps8，源極Ps7連接Pd6 ；第八PMOS管的柵極PgS連接C，漏極PdS連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9連接Si，漏極Pd9連接第十PMOS管的源極Ps 10，源極Ps9連接電源VDD ；第十PMOS管的柵極PglO連接SEN，漏極 PdlO連接第十三PMOS管的源極Psl3，源極PslO連接Pd9 ；第i^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二 PMOS管的源極Ps 12，源極Psll連接電源VDD ；第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl3，源極Psl2連接Pdll ；第十三PMOS管的柵極Pgl3 連接C，漏極Pdl3連接第九NMOS管的漏極Nd9，源極Psl3連接PdlO ；第十四PMOS管的柵極 Pgl4連接Pd8，漏極Pdl4連接第十四NMOS管的漏極Ndl4并作為主鎖存器的輸出端M0，源極Psl4連接電源VDD ；第十五PMOS管的柵極Pgl5連接SN，漏極Pdl5連接Pdl4，源極Psl5 連接電源VDD ；第十六PMOS管的柵極Pgl6連接Pdl3，漏極Pdl6連接第十六NMOS管的漏極 Ndl6，源極Psl6連接電源VDD ；第十七PMOS管的柵極Pgl7連接SN，漏極Pdl7連接Pdl6，源極Psl7連接電源VDD ；第十八PMOS管的柵極Pgl8連接Pdl6，漏極Pdl8連接第十九PMOS 管的源極Ps 19，源極Ps 18連接電源VDD ；第十九PMOS管的柵極Pgl9連接CN，漏極Pdl9連接第十八NMOS管的漏極Ndl8，源極Psl9連接Pdl8 ；第二十PMOS管的柵極Pg20連接Pdl4， 漏極Pd20連接第二i^一 PMOS管的源極Ps21，源極Ps20連接電源VDD ；第二i^一 PMOS管的柵極Pg21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極Ps21連接Pd20 ；第四 NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五 NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六 NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極Ng8 連接SEN，漏極Nd8連接Ns7，源極Ns8接地VSS ；第九NMOS管的柵極Ng9連接CN，漏極Nd9 連接Pdl3，源極Ns9連接第十NMOS管的漏極NdlO ；第十NMOS管的柵極NglO連接SE，漏極 NdlO連接Ns9，源極NslO連接第i^一 NMOS管的漏極Ndll ；第i^一 NMOS管的柵極Ngll連接Si，漏極Ndll連接NslO，源極Nsll接地VSS ；第十二 NMOS管的柵極Ngl2連接D，漏極 Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ；第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ；第十四NMOS管的柵極Ngl4連接Pdl3，漏極Ndl4連接Pdl4，源極Nsl4連接第十五NMOS管的漏極Ndl5 ；第十五NMOS管的柵極Ngl5 連接SN，漏極Ndl5連接Nsl4，源極Nsl5接地VSS ；第十六NMOS管的柵極Ngl6連接Pd8，漏極Ndl6連接Pdl6，源極Nsl6連接第十七NMOS管的漏極Ndl7 ；第十七NMOS管的柵極Ngl7 連接SN，漏極Ndl7連接Nsl6，源極Nsl7接地VSS ；第十八NMOS管的柵極Ngl8連接C，漏極 Ndl8連接Pdl9，源極Nsl8連接第十九NMOS管的漏極Ndl9 ；第十九NMOS管的柵極Ngl9連接Pdl4，漏極Ndl9連接Nsl8，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極 Ng21連接Pdl6，漏極Nd21連接Ns20，源極Ns21接地VSS。第四PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管組成 主鎖存器中的掃描結(jié)構(gòu)。
從鎖存器有四個(gè)輸入端和一個(gè)輸出端，四個(gè)輸入端為M0、C、CN、SN，輸出端為SO。 從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源 VDD,所有NMOS管的襯底接地VSS。第二十二 PMOS管的柵極Pg22連接M0，漏極Pd22連接第二十三PMOS管的源極Ps23，源極Ps22連接電源VDD ；第二十三PMOS管的柵極Pg23連接 CN,漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極Ps23連接Pd22 ；第二十四PMOS管的柵極Pg24連接M0，漏極Pd24連接第二十五PMOS管的源極Ps25，源極Ps24連接電源VDD ； 第二十五PMOS管的柵極Pg25連接CN，漏極Pd25連接第二十四NMOS管的漏極Nd24，源極 Ps25連接Pd24 ；第二十六PMOS管的柵極Pg26連接Pd25，漏極Pd26連接第二十六NMOS管的漏極Nd26并作為從鎖存器的輸出端S0，源極Ps26連接電源VDD;第二十七PMOS管的柵極 Pg27連接SN，漏極Pd27連接Pd26，源極Ps27連接電源VDD ；第二十八PMOS管的柵極Pg28 連接Pd23，漏極Pd28連接第二十八NMOS管的漏極Nd28，源極Ps28連接電源VDD ；第二十九 PMOS管的柵極Pg29連接SN，漏極Pd29連接Pd28，源極Ps29連接電源VDD ；第三十PMOS管的柵極Pg30連接Pd28，漏極Pd30連接第三i^一 PMOS管的源極Ps31，源極Ps30連接電源 VDD ；第三i^一 PMOS管的柵極Pg31連接C，漏極Pd31連接第三十NMOS管的漏極Nd30，源極Ps31連接Pd30 ；第三十二 PMOS管的柵極Pg32連接Pd26，漏極Pd32連接第三十三PMOS 管的源極Ps33，源極Ps32連接電源VDD ；第三十三PMOS管的柵極Pg33連接C，漏極Pd33 連接第三十二 NMOS管的漏極Nd32，源極Ps33連接Pd32 ；第二十二 NMOS管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三NMOS管的漏極Nd23 ；第二十三NMOS管的柵極Ng23連接M0，漏極Nd23連接Ns22，源極Ns23接地VSS ；第二十四NMOS管的柵極 Ng24連接C，漏極Nd24連接Pd25，源極Ns24連接第二十五NMOS管的漏極Nd25 ；第二十五 NMOS管的柵極Ng25連接M0，漏極Nd25連接Ns24，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng26連接Pd23，漏極Nd26連接Pd26，源極Ns26連接第二十七NMOS管的漏極Nd27 ； 第二十七NMOS管的柵極Ng27連接SN，漏極Nd27連接Ns26，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng28連接Pd25，漏極Nd28連接Pd28，源極Ns28連接第二十九NMOS管的漏極Nd29 ；第二十九NMOS管的柵極Ng29連接SN，漏極Nd29連接Ns28，源極Ns29接地VSS ； 第三十NMOS管的柵極Ng30連接CN，漏極Nd30連接Pd31，源極Ns30連接第三i^一 NMOS管的漏極Nd31 ；第三i^一 NMOS管的柵極Ng31連接Pd26，漏極Nd31連接Ns30，源極Ns31接地 VSS ；第三十二 NMOS管的柵極Ng32連接CN，漏極Nd32連接Pd33，源極Ns32連接第三十三 NMOS管的漏極Nd33 ；第三十三NMOS管的柵極Ng33連接Pd28，漏極Nd33連接Ns32，源極 Ns33 接地 VSS。輸出緩沖電路有一個(gè)輸入端和兩個(gè)輸出端，一個(gè)輸入端為S0，兩個(gè)輸出端為QN、 Q0輸出緩沖電路由三個(gè)PMOS管和三個(gè)NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十四PMOS管的柵極Pg34連接S0，漏極 Pd34連接第三十四NMOS管的漏極Nd34，源極Ps34連接電源VDD ；第三十五PMOS管的 柵極 Pg35連接S0，漏極Pd35連接第三十五NMOS管的漏極Nd35并作為緩沖電路的一個(gè)輸出QN， 源極Ps35連接電源VDD ；第三十六PMOS管的柵極Pg36連接Pd34，漏極Pd36連接第三十六 NMOS管的漏極Nd36并作為緩沖電路的一個(gè)輸出Q，源極Ps36連接電源VDD ；第三十四NMOS 管的柵極Ng34連接S0，漏極Nd34連接Pd34，源極Ns34接地VSS ；第三十五NMOS管的柵極 Ng35連接S0，漏極Nd35連接Pd35，源極Ns35接地VSS ；第三十六NMOS管的柵極Ng36連接 Pd34，漏極Nd36連接Pd36，源極Ns36接地VSS。本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器工作過程如下本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器在處于掃描狀態(tài)的時(shí)侯也可進(jìn)入置位狀態(tài)，即掃描狀態(tài)和置位狀態(tài)可以同時(shí)存在。本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器可以在任意時(shí)刻進(jìn)行置位，置位功能由SN即置位信號(hào)輸入端控制。當(dāng)SN為低電平、SE為任意電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器均處于置位狀態(tài)，即主鎖存器和從鎖存器均被強(qiáng)行鎖存邏輯“ 1 ”，輸出緩沖電路的輸出端 Q和QN分別為高電平和低電平。當(dāng)SN為高電平、SE為低電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器處于正常工作狀態(tài)，即時(shí)鐘電路接收CK，對(duì)CK進(jìn)行緩沖后分別產(chǎn)生與CK反相的CN和與CK 同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。在CK為低電平期間，CN為高電平、 C為低電平，主鎖存器開啟，接收D并對(duì)其進(jìn)行緩沖處理后輸出與D同相的M0，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的MO而是保存上一個(gè)CK下降沿采樣到的MO ；在CK為高電平期間，CN為低電平、C為高電平，主鎖存器處于保存狀態(tài)，保存前一個(gè)CK上升沿采樣到的D并輸出與D同相的M0，從鎖存器開啟并接收主鎖存器的輸出M0，對(duì)MO進(jìn)行緩沖處理并輸出與MO同相的SO和與MO反相的SON。在任意時(shí)刻輸出緩沖電路都要接收從鎖存器的輸出S0，對(duì)SO緩沖并輸出與SO反相的QN以及與SO同相的Q。當(dāng)SN為高電平、SE為高電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器處于掃描狀態(tài)，即時(shí)鐘電路接收CK，對(duì)CK進(jìn)行緩沖后分別產(chǎn)生與CK反相的CN和與CK同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。在CK為低電平期間，CN為高電平、C為低電平，主鎖存器開啟，接收SI并對(duì)其進(jìn)行緩沖處理后輸出與SI同相的M0，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的MO而是保存上一個(gè)CK下降沿采樣到的MO ；在CK為高電平期間，CN為低電平、C為高電平，主鎖存器處于保存狀態(tài)，保存前一個(gè)CK上升沿采樣到的SI并輸出與SI同相的M0，從鎖存器開啟并接收主鎖存器的輸出M0，對(duì)MO進(jìn)行緩沖處理并輸出與MO同相的SO和與MO反相的SON。在任意時(shí)刻輸出緩沖電路都要接收從鎖存器的輸出S0，對(duì)SO緩沖并輸出與SO反相的QN以及與SO同相的Q。采用本發(fā)明可以達(dá)到以下技術(shù)效果

本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固可置位的掃描結(jié)構(gòu)D觸發(fā)器、時(shí)間采樣加固可置位的掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)冗余加固可置位的掃描結(jié)構(gòu)D觸發(fā)器。因?yàn)楸景l(fā)明對(duì)傳統(tǒng)未加固可置位的掃描結(jié)構(gòu)D觸發(fā)器結(jié)構(gòu)進(jìn)行改造，對(duì)主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，并針對(duì)主鎖存器和從鎖存器中C2MOS電路結(jié)構(gòu)進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路，進(jìn)一步提高了本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。


圖1為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器邏輯結(jié)構(gòu)示意圖。圖2為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器中時(shí)鐘電路結(jié)構(gòu)示意圖。圖3為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器中掃描控制緩沖電路結(jié)構(gòu)示意圖。圖4為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器中主鎖存器結(jié)構(gòu)示意圖。圖5為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器中從鎖存器結(jié)構(gòu)示意圖。圖6為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器中輸出緩沖電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式圖1為本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器邏輯結(jié)構(gòu)示意圖。本發(fā)明由時(shí)鐘電路(如圖2所示)、掃描控制緩沖電路(如圖3所示)、主鎖存器(如圖4所示)、 從鎖存器(如圖5所示)、輸出緩沖電路(如圖6所示)組成。本發(fā)明有五個(gè)輸入端和兩個(gè)輸出端。五個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端、SE即掃描控制信號(hào)輸入端和SI即掃描數(shù)據(jù)輸入端和SN即置位信號(hào)輸入端；兩個(gè)輸出端分別是Q和QN， Q和QN輸出一對(duì)相反的數(shù)據(jù)信號(hào)。時(shí)鐘電路接收CK，對(duì)CK進(jìn)行緩沖處理后分別輸出C和 CN0主鎖存器接收D、C、CN、SE、SEN、SI和SN,主鎖存器在C、CN、SE、SEN、SN的控制下對(duì)D 或SI進(jìn)行鎖存等處理后輸出Mo。從鎖存器接收MO以及C、CN和SN，從鎖存器在C、CN和 SN的控制下對(duì)MO進(jìn)行鎖存等處理后分別輸出SO。輸出緩沖電路接收S0，對(duì)其進(jìn)行緩沖處理后輸出Q和QN。SN為高電平、SE為低電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D 觸發(fā)器處于正常工作狀態(tài)；SN為高電平、SE為高電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器處于掃描工作狀態(tài)；SN為低電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器進(jìn)入置位狀態(tài)。如圖2所示，時(shí)鐘電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為CK，輸出端為C、CN。 時(shí)鐘電路為一個(gè)兩級(jí)反相器，第一級(jí)反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一NMOS管的漏極Ndl，并作為時(shí)鐘電路的一個(gè)輸出端 CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級(jí)反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時(shí)鐘電路的另一個(gè)輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極Psl、Ps2連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。如圖3所示，掃描控制緩沖電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為SE，輸出端為SEN。掃描控制緩沖電路由第三PMOS管和第三NMOS管組成。第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS。第三PMOS管的柵極 Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三N MOS管的柵極Ng3連接SE，漏極Nd3連接Pd3。如圖4所示，主鎖存器有七個(gè)輸入端和一個(gè)輸出端，七個(gè)輸入端為D、C、CN、SE、 SEN、Si、SN，一個(gè)輸出端為M0。主鎖存器由十八個(gè)PMOS管和十八個(gè)NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四PMOS管的柵極 Pg4連接Si，漏極Pd4連接第五PMOS管的源極Ps5，源極Ps4連接電源VDD ；第五PMOS管的柵極Pg5連接SEN，漏極Pd5連接第八PMOS管的源極Ps8，源極Ps5連接Pd4 ；第六PMOS 管的柵極Pg6連接SE，漏極Pd6連接第七PMOS管的源極Ps7，源極Ps6連接電源VDD ；第七 PMOS管的柵極Pg7連接D，漏極Pd7連接Ps8，源極Ps7連接Pd6 ；第八PMOS管的柵極Pg8 連接C，漏極Pd8連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9 連接Si，漏極Pd9連接第十PMOS管的源極Ps 10，源極Ps9連接電源VDD ；第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十三PMOS管的源極Psl3，源極PslO連接Pd9 ；第i^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二PMOS管的源極Psl2，源極Psll連接電源 VDD ；第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl3，源極Psl2連接Pdll ；第十三 PMOS管的柵極Pgl3連接C，漏極Pdl3連接第九NMOS管的漏極Nd9，源極Psl3連接PdlO ；第十四PMOS管的柵極Pgl4連接Pd8，漏極Pdl4連接第十四NMOS管的漏極Ndl4并作為主鎖存器的輸出端M0，源極Psl4連接電源VDD ；第十五PMOS管的柵極Pgl5連接SN，漏極Pdl5 連接Pdl4，源極Psl5連接電源VDD ；第十六PMOS管的柵極Pgl6連接Pdl3，漏極Pdl6連接第十六NMOS管的漏極Ndl6，源極Psl6連接電源VDD ；第十七PMOS管的柵極Pgl7連接SN， 漏極Pdl7連接Pdl6，源極Psl7連接電源VDD ；第十八PMOS管的柵極Pgl8連接Pdl6，漏極 Pdl8連接第十九PMOS管的源極Psl9，源極Psl8連接電源VDD ；第十九PMOS管的柵極Pgl9 連接CN，漏極Pdl9連接第十八NMOS管的漏極Ndl8，源極Psl9連接Pdl8 ；第二十PMOS管的柵極Pg20連接Pdl4，漏極Pd20連接第二i^一 PMOS管的源極Ps21，源極Ps20連接電源 VDD ；第二i^一 PMOS管的柵極Pg21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極Ps21連接Pd20 ；第四NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五 NMOS管的漏極Nd5 ；第五NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地 VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極 Nd8 ；第八NMOS管的柵極Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8接地VSS ；第九NMOS管的柵極Ng9連接CN，漏極Nd9連接Pdl3，源極Ns9連接第十NMOS管的漏極NdlO ；第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第i^一 NMOS管的漏極Ndll ；第 i^一 NMOS管的柵極Ngll連接Si，漏極Ndll連接NslO，源極Nsll接地VSS ；第十二 NMOS 管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ’第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ；第十四NMOS 管的柵極Ngl4連接Pdl3，漏極Ndl4連接Pdl4，源極Nsl4連接第十五NMOS管的漏極Ndl5 ； 第十五NMOS管的柵極Ngl5連接SN，漏極Ndl5連接Nsl4，源極Nsl5接地VSS ；第十六NMOS 管的柵極Ngl6連接Pd8，漏極Ndl6連接Pdl6，源極Nsl6連接第十七NMOS管的漏極Ndl7 ； 第十七NMOS管的柵極Ngl7連接SN，漏極Ndl7連接Nsl6，源極Nsl7接地VSS ；第十八NMOS 管的柵極NglS連接C，漏極NdlS連接Pdl9，源極NslS連接第十九NMOS管的漏極Ndl9 ’第十九NMOS管的柵極Ngl9連接Pdl4，漏極Ndl9連接Nsl8，源極Nsl9接地VSS ；第二十NMOS 管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ； 第二i^一 NMOS管的柵極Ng21連接Pdl6，漏極Nd21連接Ns20，源極Ns21接地VSS。第四 PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管組成主鎖存器中的掃描結(jié)構(gòu)。 如圖5所示，從鎖存器有四個(gè)輸入端和一個(gè)輸出端，四個(gè)輸入端為M0、C、CN、SN，輸出端為SO。從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十二 PMOS管的柵極Pg22連接M0， 漏極Pd22連接第二十三PMOS管的源極Ps23，源極Ps22連接電源VDD ；第二十三PMOS管的柵極Pg23連接CN，漏極Pd23連接第二十 二 NMOS管的漏極Nd22，源極Ps23連接Pd22 ；第二十四PMOS管的柵極Pg24連接M0，漏極Pd24連接第二十五PMOS管的源極Ps25，源極Ps24 連接電源VDD ；第二十五PMOS管的柵極Pg25連接CN，漏極Pd25連接第二十四NMOS管的漏極Nd24，源極Ps25連接Pd24 ；第二十六PMOS管的柵極Pg26連接Pd25，漏極Pd26連接第二十六NMOS管的漏極Nd26并作為從鎖存器的輸出端S0，源極Ps26連接電源VDD;第二十七 PMOS管的柵極Pg27連接SN，漏極Pd27連接Pd26，源極Ps27連接電源VDD ；第二十八PMOS 管的柵極Pg28連接Pd23，漏極Pd28連接第二十八NMOS管的漏極Nd28，源極Ps28連接電源VDD ；第二十九PMOS管的柵極Pg29連接SN，漏極Pd29連接Pd28，源極Ps29連接電源 VDD ；第三十PMOS管的柵極Pg30連接Pd28，漏極Pd30連接第三i^一 PMOS管的源極Ps31， 源極Ps30連接電源VDD ；第三i^一 PMOS管的柵極Pg31連接C，漏極Pd31連接第三十NMOS 管的漏極Nd30，源極Ps31連接Pd30 ；第三十二 PMOS管的柵極Pg32連接Pd26，漏極Pd32 連接第三十三PMOS管的源極Ps33，源極Ps32連接電源VDD ；第三十三PMOS管的柵極Pg33 連接C，漏極Pd33連接第三十二 NMOS管的漏極Nd32，源極Ps33連接Pd32 ；第二十二 NMOS 管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三NMOS管的漏極Nd23 ； 第二十三NMOS管的柵極Ng23連接M0，漏極Nd23連接Ns22，源極Ns23接地VSS ；第二十四 NMOS管的柵極Ng24連接C，漏極Nd24連接Pd25，源極Ns24連接第二十五NMOS管的漏極 Nd25 ；第二十五NMOS管的柵極Ng25連接M0，漏極Nd25連接Ns24，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng26連接Pd23，漏極Nd26連接Pd26，源極Ns26連接第二十七NMOS 管的漏極Nd27 ；第二十七NMOS管的柵極Ng27連接SN，漏極Nd27連接Ns26，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng28連接Pd25，漏極Nd28連接Pd28，源極Ns28連接第二十九NMOS管的漏極Nd29 ；第二十九NMOS管的柵極Ng29連接SN，漏極Nd29連接Ns28，源極Ns29接地VSS ；第三十NMOS管的柵極Ng30連接CN，漏極Nd30連接Pd31，源極Ns30 連接第三i^一 NMOS管的漏極Nd31 ；第三i^一 NMOS管的柵極Ng31連接Pd26，漏極Nd31連接Ns30，源極Ns31接地VSS ；第三十二 NMOS管的柵極Ng32連接CN，漏極Nd32連接Pd33， 源極Ns32連接第三十三NMOS管的漏極Nd33 ；第三十三NMOS管的柵極Ng33連接Pd28，漏極Nd33連接Ns32，源極Ns33接地VSS。如圖6所示，輸出緩沖電路有一個(gè)輸入端和兩個(gè)輸出端，一個(gè)輸入端為S0，兩個(gè)輸出端為QN、Q0輸出緩沖電路包括三個(gè)PMOS管和三個(gè)NMOS管，輸出緩沖電路中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十四PMOS管的柵極Pg34連接 S0，漏極Pd34連接第三十四NMOS管的漏極Nd34，源極Ps34連接電源VDD ；第三十五PMOS 管的柵極Pg35連接S0，漏極Pd35連接第三十五NMOS管的漏極Nd35并作為緩沖電路的一個(gè)輸出QN，源極Ps35連接電源VDD ；第三十六PMOS管的柵極Pg36連接Pd34，漏極Pd36連接第三十六NMOS管的漏極Nd36并作為緩沖電路的一個(gè)輸出Q，源極Ps36連接電源VDD ； 第三十四NMOS管的柵極Ng34連接S0，漏極Nd34連接Pd34，源極Ns34接地VSS ；第三十五 NMOS管的柵極Ng35連接S0，漏極Nd35連接Pd35，源極Ns35接地VSS ；第三十六NMOS管的柵極Ng36連接Pd34，漏極Nd36連接Pd36，源極Ns36接地VSS。北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2. 88MeV · cm2/mg、 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg 的四種地面重離子輻照測(cè)試環(huán)境。將處于正常工作狀態(tài)的傳統(tǒng)未加固可置位的掃描結(jié)構(gòu) D觸發(fā)器、傳統(tǒng)冗余加固可置位的掃描結(jié)構(gòu)D觸發(fā)器、時(shí)間采樣加固可置位的掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器置于北京原子能研究院H-13串列加速器產(chǎn)生的LET值分別為 2. 88MeV · cm2/mg、8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 禾口 17. OMeV · cm2/mg 的地面重離子輻照測(cè)試環(huán)境中，觀察各D觸發(fā)器是否發(fā)生單粒子翻轉(zhuǎn)，得到各D觸發(fā)器發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值數(shù)據(jù)。表1為使用北京原子能研究院H-13串列加速器進(jìn)行的地面重粒子輻照測(cè)試得到的傳統(tǒng)未加固可置位的掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)冗余加固可置位的掃描結(jié)構(gòu)D 觸發(fā)器、時(shí)間采樣加固可置位的掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值數(shù)據(jù)。傳統(tǒng)未加固可置位的掃描結(jié)構(gòu)D觸發(fā)器在 LET 值為 2. 88MeV · cm2/mg、8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg 的地面重離子輻照測(cè)試環(huán)境工作時(shí)均發(fā)生單粒子翻轉(zhuǎn)，傳統(tǒng)冗余加固可置位的掃描結(jié)構(gòu)D觸發(fā)器在LET值為12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測(cè)試環(huán)境工作時(shí)發(fā)生單粒子翻轉(zhuǎn)，時(shí)間采樣加固可置位的掃描結(jié)構(gòu)D觸發(fā)器在LET值為8. 62MeV · cm2/mg、 12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測(cè)試環(huán)境工作時(shí)發(fā)生單粒子翻轉(zhuǎn)， 本發(fā)明抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器僅在LET值為17. OMeV · cm2/mg的地面重離子輻照測(cè)試環(huán)境工作時(shí)發(fā)生單粒子翻轉(zhuǎn)。從此表可以看出，本發(fā)明發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值比傳統(tǒng)未加固可置位的掃描結(jié)構(gòu)D觸發(fā)器提高343 %，比傳統(tǒng)冗余加固可置位的掃描結(jié)構(gòu)D觸發(fā)器提高35%，比時(shí)間采樣加固可置位的掃描結(jié)構(gòu)D觸發(fā)器提高97%，故本發(fā)明的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固可置位的掃描結(jié)構(gòu)D觸發(fā)器、時(shí)間采樣加固可置位的掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)冗余加固可置位的掃描結(jié)構(gòu)D觸發(fā)器，適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。表 權(quán)利要求
1. 一種抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器，抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D 觸發(fā)器由時(shí)鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、輸出緩沖電路組成，有五個(gè)輸入端和兩個(gè)輸出端，五個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端、SE即掃描控制信號(hào)輸入端和SI即掃描數(shù)據(jù)輸入端和SN即置位信號(hào)輸入端；兩個(gè)輸出端分別是 Q和QN，Q和QN輸出一對(duì)相反的數(shù)據(jù)信號(hào)；時(shí)鐘電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為 CK，輸出端為C、CN ；時(shí)鐘電路為一個(gè)兩級(jí)反相器，由第一級(jí)反相器和第二級(jí)反相器組成；第一級(jí)反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl 連接第一 NMOS管的漏極Ndl，并作為時(shí)鐘電路的一個(gè)輸出端CN ；第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級(jí)反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時(shí)鐘電路的另一個(gè)輸出端 C ；第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2 ；第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極Psl、Ps2連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS ；掃描控制緩沖電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為SE，輸出端為SEN ；掃描控制緩沖電路由第三PMOS管和第三NMOS管組成；第三PMOS管的襯底和源極 Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS ；第三PMOS管的柵極Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS 管的柵極Ng3連接SE，漏極Nd3連接Pd3 ；輸出緩沖電路有一個(gè)輸入端和兩個(gè)輸出端，一個(gè)輸入端為S0，兩個(gè)輸出端為QN、Q ；輸出緩沖電路由三個(gè)PMOS管和三個(gè)NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第三十四PMOS 管的柵極Pg34連接S0，漏極Pd34連接第三十四NMOS管的漏極Nd34，源極Ps34連接電源 VDD ；第三十五PMOS管的柵極Pg35連接S0，漏極Pd35連接第三十五NMOS管的漏極Nd35 并作為緩沖電路的一個(gè)輸出QN，源極Ps35連接電源VDD ；第三十六PMOS管的柵極Pg36連接Pd34，漏極Pd36連接第三十六NMOS管的漏極Nd36并作為緩沖電路的一個(gè)輸出Q，源極 Ps36連接電源VDD ；第三十四NMOS管的柵極Ng34連接S0，漏極Nd34連接Pd34，源極Ns34 接地VSS ；第三十五NMOS管的柵極Ng35連接S0，漏極Nd35連接Pd35，源極Ns35接地VSS ； 第三十六NMOS管的柵極Ng36連接Pd34，漏極Nd36連接Pd36，源極Ns36接地VSS ；主鎖存器和從鎖存器均為冗余加固的鎖存器，并且主鎖存器中還包括掃描結(jié)構(gòu)，主鎖存器和從鎖存器前后串聯(lián)，并均與時(shí)鐘電路，主鎖存器又與掃描控制緩沖電路連接，從鎖存器還與輸出緩沖電路連接；其特征在于主鎖存器有七個(gè)輸入端和一個(gè)輸出端，七個(gè)輸入端為D、C、CN、 SE、SEN、Si、SN，一個(gè)輸出端為MO ；主鎖存器由十八個(gè)PMOS管和十八個(gè)NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第四PMOS管的柵極 Pg4連接Si，漏極Pd4連接第五PMOS管的源極Ps5，源極Ps4連接電源VDD ；第五PMOS管的柵極Pg5連接SEN，漏極Pd5連接第八PMOS管的源極Ps8，源極Ps5連接Pd4 ；第六PMOS 管的柵極Pg6連接SE，漏極Pd6連接第七PMOS管的源極Ps7，源極Ps6連接電源VDD ；第七 PMOS管的柵極Pg7連接D，漏極Pd7連接Ps8，源極Ps7連接Pd6 ；第八PMOS管的柵極Pg8 連接C，漏極Pd8連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9 連接Si，漏極Pd9連接第十PMOS管的源極Ps 10，源極Ps9連接電源VDD ；第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十三PMOS管的源極Psl3，源極PslO連接Pd9 ；第i^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二PMOS管的源極Psl2，源極Psll連接電源VDD ；第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl3，源極Psl2連接Pdll ；第十三 PMOS管的柵極Pgl3連接C，漏極Pdl3連接第九NMOS管的漏極Nd9 ，源極Psl3連接PdlO ；第十四PMOS管的柵極Pgl4連接Pd8，漏極Pdl4連接第十四NMOS管的漏極Ndl4并作為主鎖存器的輸出端M0，源極Psl4連接電源VDD ；第十五PMOS管的柵極Pgl5連接SN，漏極Pdl5 連接Pdl4，源極Psl5連接電源VDD ；第十六PMOS管的柵極Pgl6連接Pdl3，漏極Pdl6連接第十六NMOS管的漏極Ndl6，源極Psl6連接電源VDD ；第十七PMOS管的柵極Pgl7連接SN， 漏極Pdl7連接Pdl6，源極Psl7連接電源VDD ；第十八PMOS管的柵極Pgl8連接Pdl6，漏極 Pdl8連接第十九PMOS管的源極Psl9，源極Psl8連接電源VDD ；第十九PMOS管的柵極Pgl9 連接CN，漏極Pdl9連接第十八NMOS管的漏極Ndl8，源極Psl9連接Pdl8 ；第二十PMOS管的柵極Pg20連接Pdl4，漏極Pd20連接第二i^一 PMOS管的源極Ps21，源極Ps20連接電源 VDD ；第二i^一 PMOS管的柵極Pg21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極Ps21連接Pd20 ；第四NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五 NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地 VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極 Nd8 ；第八NMOS管的柵極Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8接地VSS ；第九NMOS管的柵極Ng9連接CN，漏極Nd9連接Pdl3，源極Ns9連接第十NMOS管的漏極NdlO ；第十NMOS 管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第i^一 NMOS管的漏極Ndll ；第 i^一 NMOS管的柵極Ngll連接Si，漏極Ndll連接NslO，源極Nsll接地VSS ；第十二 NMOS 管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ’第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ；第十四NMOS 管的柵極Ngl4連接Pdl3，漏極Ndl4連接Pdl4，源極Nsl4連接第十五NMOS管的漏極Ndl5 ； 第十五NMOS管的柵極Ngl5連接SN，漏極Ndl5連接Nsl4，源極Nsl5接地VSS ；第十六NMOS 管的柵極Ngl6連接Pd8，漏極Ndl6連接Pdl6，源極Nsl6連接第十七NMOS管的漏極Ndl7 ； 第十七NMOS管的柵極Ngl7連接SN，漏極Ndl7連接Nsl6，源極Nsl7接地VSS ；第十八NMOS 管的柵極NglS連接C，漏極NdlS連接Pdl9，源極NslS連接第十九NMOS管的漏極Ndl9 ’第十九NMOS管的柵極Ngl9連接Pdl4，漏極Ndl9連接Nsl8，源極Nsl9接地VSS ；第二十NMOS 管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ； 第二i^一 NMOS管的柵極Ng21連接Pdl6，漏極Nd21連接Ns20，源極Ns21接地VSS ；第四 PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管組成主鎖存器中的掃描結(jié)構(gòu)；從鎖存器有四個(gè)輸入端和一個(gè)輸出端，四個(gè)輸入端為M0、C、CN、SN，輸出端為SO ；從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第二十二 PMOS管的柵極Pg22連接M0，漏極 Pd22連接第二十三PMOS管的源極Ps23，源極Ps22連接電源VDD ；第二十三PMOS管的柵極 Pg23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極Ps23連接Pd22 ；第二十四 PMOS管的柵極Pg24連接M0，漏極Pd24連接第二十五PMOS管的源極Ps25，源極Ps24連接電源VDD ；第二十五PMOS管的柵極Pg25連接CN，漏極Pd25連接第二十四NMOS管的漏極Nd24，源極Ps25連接Pd24 ；第二十六PMOS管的柵極Pg26連接Pd25，漏極Pd26連接第二十六NMOS管的漏極Nd26并作為從鎖存器的輸出端S0，源極Ps26連接電源VDD;第二十七PMOS管的柵極Pg27連接SN，漏極Pd27連接Pd26，源極Ps27連接電源VDD ；第二十八PMOS 管的柵極Pg28連接Pd23，漏極Pd28連接第二十八NMOS管的漏極Nd28，源極Ps28連接電源VDD ；第二十九PMOS管的柵極Pg29連接SN，漏極Pd29連接Pd28，源極Ps29連接電源 VDD ；第三十PMOS管的柵極Pg30連接Pd28，漏極Pd30連接第三i^一 PMOS管的源極Ps31， 源極Ps30連接電源VDD ；第三i^一 PMOS管的柵極Pg31連接C，漏極Pd31連接第三十NMOS 管的漏極Nd30，源極Ps31連接Pd30 ；第三十二 PMOS管的柵極Pg32連接Pd26，漏極Pd32 連接第三十三PMOS管的源極Ps33，源極Ps32連接電源VDD ；第三十三PMOS管的柵極Pg33 連接C，漏極Pd33連接第三十二 NMOS管的漏極Nd32，源極Ps33連接Pd32 ；第二十二 NMOS 管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三NMOS管的漏極Nd23 ； 第二十三NMOS管的柵極Ng23連接M0，漏極Nd23連接Ns22，源極Ns23接地VSS ；第二十四 NMOS管的柵極Ng24連接C，漏極Nd24連接Pd25，源極Ns24連接第二十五NMOS管的漏極 Nd25 ；第二十五NMOS管的柵極Ng25連接M0，漏極Nd25連接Ns24，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng26連接Pd23，漏極Nd26連接Pd26，源極Ns26連接第二十七NMOS 管的漏極Nd27 ；第二十七NMOS管的柵極Ng27連接SN，漏極Nd27連接Ns26，源極Ns27接地VSS ；第二十八NMOS管的柵極N g28連接Pd25，漏極Nd28連接Pd28，源極Ns28連接第二十九NMOS管的漏極Nd29 ；第二十九NMOS管的柵極Ng29連接SN，漏極Nd29連接Ns28， 源極Ns29接地VSS ；第三十NMOS管的柵極Ng30連接CN，漏極Nd30連接Pd31，源極Ns30 連接第三i^一 NMOS管的漏極Nd31 ；第三i^一 NMOS管的柵極Ng31連接Pd26，漏極Nd31連接Ns30，源極Ns31接地VSS ；第三十二 NMOS管的柵極Ng32連接CN，漏極Nd32連接Pd33， 源極Ns32連接第三十三NMOS管的漏極Nd33 ；第三十三NMOS管的柵極Ng33連接Pd28，漏極Nd33連接Ns32，源極Ns33接地VSS。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器，目的是提高抗單粒子翻轉(zhuǎn)可置位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。它由時(shí)鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、輸出緩沖電路組成；主鎖存器由十八個(gè)PMOS管和十八個(gè)NMOS管組成，從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，且主鎖存器和從鎖存器中C2MOS電路結(jié)構(gòu)均進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路。本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力強(qiáng)，適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。
文檔編號(hào)H03K3/013GK102361441SQ20111032379
公開日2012年2月22日 申請(qǐng)日期2011年10月21日 優(yōu)先權(quán)日2011年10月21日
發(fā)明者何益百, 劉必慰, 劉祥遠(yuǎn), 孫永節(jié), 李鵬, 杜延康, 梁斌, 池雅慶, 秦軍瑞, 胡春媚, 陳建軍 申請(qǐng)人:中國人民解放軍國防科學(xué)技術(shù)大學(xué)