專利名稱：一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種帶有可置位和復(fù)位結(jié)構(gòu)的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(zhuǎn)(signal event upset)的可置位和復(fù)位D觸發(fā)器。
背景技術(shù)：
在宇宙空間中，存在大量高能粒子(質(zhì)子、電子、重離子)和帶電粒子。集成電路受這些高能粒子和帶電粒子的轟擊后，集成電路中會(huì)產(chǎn)生電子脈沖，可能使集成電路內(nèi)部節(jié)點(diǎn)原有的電平發(fā)生翻轉(zhuǎn)，此效應(yīng)稱為單粒子翻轉(zhuǎn)(SEU)。單粒子轟擊集成電路的LET(線性能量轉(zhuǎn)移)值越高，產(chǎn)生的電子脈沖越強(qiáng)。航空、航天領(lǐng)域中使用的集成電路都會(huì)受到單粒子翻轉(zhuǎn)的威脅，使集成電路工作不穩(wěn)定，甚至產(chǎn)生致命的錯(cuò)誤，因此開發(fā)先進(jìn)的集成電路抗單粒子翻轉(zhuǎn)加固技術(shù)尤為重要。集成電路的抗單粒子翻轉(zhuǎn)加固技術(shù)可以分為系統(tǒng)級(jí)加固、電路級(jí)加固和器件級(jí)加固。系統(tǒng)級(jí)加固的集成電路可靠性高，但版圖面積大、功耗大、運(yùn)行速度慢。器件級(jí)加固的集成電路運(yùn)行速度快，版圖面積小、功耗低，但器件級(jí)加固實(shí)現(xiàn)難度大，成本高。電路級(jí)加固的集成電路可靠性高，版圖面積、功耗和運(yùn)行速度優(yōu)于系統(tǒng)級(jí)加固的集成電路，且實(shí)現(xiàn)難度和成本小于器件級(jí)加固的集成電路，是十分重要的集成電路抗單粒子翻轉(zhuǎn)加固方法。D觸發(fā)器是時(shí)序邏輯電路中使用最多的單元之一，其抗單粒子翻轉(zhuǎn)能力直接決定了集成電路的抗單粒子翻轉(zhuǎn)能力。對(duì)D觸發(fā)器進(jìn)行電路級(jí)加固可以在較小的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉(zhuǎn)能力。傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級(jí)鎖存器和從級(jí)鎖存器串聯(lián)構(gòu)成，鎖存器的抗單粒子翻轉(zhuǎn)加固是實(shí)現(xiàn)D觸發(fā)器抗單粒子加固的有效方法。T. Clain等人在IEEE Transaction on Nuclear Science (IEEE 原子能禾斗學(xué)學(xué)報(bào))上發(fā)表的 “Upset Hardened Memory Design for Submicron CMOS ^Technology”(在亞微米 CMOS 技術(shù)下的翻轉(zhuǎn)加固存儲(chǔ)單元設(shè)計(jì))(1996年12月第6期43卷，第觀74 2878頁(yè))提出了一種冗余加固的鎖存器，該鎖存器在經(jīng)典鎖存器結(jié)構(gòu)的基礎(chǔ)上增加了一個(gè)反相器和一個(gè)反饋回路，與原有反相器和反饋回路互為冗余電路。反相器中N管的輸入和P管的輸入分離，分別連接兩個(gè)反饋回路，反饋回路中C2MOS電路的N管和P管的輸入分別來(lái)自兩個(gè)反相器的輸出。該鎖存器的信號(hào)輸入和信號(hào)保存由C2MOS時(shí)鐘電路控制。該冗余加固的鎖存器優(yōu)點(diǎn)在于轟擊一個(gè)節(jié)點(diǎn)時(shí)產(chǎn)生的翻轉(zhuǎn)電平可以通過(guò)其冗余電路內(nèi)對(duì)應(yīng)節(jié)點(diǎn)的正確電平恢復(fù)到原來(lái)狀態(tài)。該冗余加固的鎖存器的不足在于輸入端兩個(gè)互為冗余的C2MOS電路共用一個(gè)上拉PMOS管和一個(gè)下拉NMOS管，使反饋回路中C2MOS電路的輸出節(jié)點(diǎn)與冗余電路對(duì)應(yīng)節(jié)點(diǎn)之間存在一個(gè)間接通路，當(dāng)單粒子轟擊使該C2MOS電路輸出節(jié)點(diǎn)的電平翻轉(zhuǎn)，則該翻轉(zhuǎn)電平會(huì)沿間接通路傳播到冗余電路的對(duì)應(yīng)節(jié)點(diǎn)，如果單粒子轟擊的LET值較高，則兩個(gè)互為冗余的電路均會(huì)發(fā)生電平翻轉(zhuǎn)，最終使鎖存器的輸出也發(fā)生翻轉(zhuǎn)。由兩個(gè)該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當(dāng)單粒子轟擊的LET值較高，則兩個(gè)互為冗余的電路也均會(huì)發(fā)生電平翻轉(zhuǎn)，最終使傳統(tǒng)冗余加固的D觸發(fā)器的輸出也發(fā)生翻轉(zhuǎn)。R. Naseer等人在the 48thIEEE International Midwest Symposium on Circuits and Systems (第 48 屆 IEEE 電路和系統(tǒng)中西部國(guó)際會(huì)議)上發(fā)表的“The DF-DICE Storage Element for Immunity to Soft Errors”(對(duì)軟錯(cuò)誤免疫的DF-DICE存儲(chǔ)單元)也提出了一種與上述鎖存器結(jié)構(gòu)類似的冗余加固的鎖存器。此鎖存器輸入端的兩個(gè)C2MOS電路是完全獨(dú)立的，兩個(gè)互為冗余的電路中對(duì)應(yīng)節(jié)點(diǎn)不存在間接通路，克服了 T. Clain等人提出的冗余加固的鎖存器的不足之處。但R. Naseer等人提出的冗余加固的鎖存器在反饋回路中使用了傳輸門結(jié)構(gòu)，當(dāng)一個(gè)節(jié)點(diǎn)受單粒子轟擊發(fā)生翻轉(zhuǎn)時(shí)，其冗余電路將正確電平通過(guò)傳輸門反饋至該節(jié)點(diǎn)。由于傳輸門結(jié)構(gòu)的噪聲容限較低，反饋回路的信號(hào)反饋能力較弱，當(dāng)單粒子轟擊的LET值較高時(shí)，反饋回路不能使該節(jié)點(diǎn)恢復(fù)正確電平，嚴(yán)重影響了該鎖存器抗單粒子翻轉(zhuǎn)能力。由兩個(gè)該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當(dāng)單粒子轟擊的LET值較高時(shí)，也會(huì)因?yàn)榉答伝芈分械膫鬏旈T結(jié)構(gòu)，不能使該節(jié)點(diǎn)恢復(fù)正確電平，影響了該傳統(tǒng)冗余加固的D 觸發(fā)器抗單粒子翻轉(zhuǎn)能力。專利號(hào)為CN101499788A的中國(guó)專利公開了一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結(jié)構(gòu)類似于時(shí)間采樣結(jié)構(gòu)的D觸發(fā)器，包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器，實(shí)現(xiàn)了 D觸發(fā)器的抗單粒子翻轉(zhuǎn)加固。由于采用延遲電路和保護(hù)門電路來(lái)屏蔽轟擊產(chǎn)生的電子脈沖，當(dāng)單粒子轟擊的LET值較高時(shí)，電子脈沖寬度會(huì)大于延遲電路的延遲時(shí)間，使保護(hù)門電路的輸出電平發(fā)生翻轉(zhuǎn)，大大降低了該D 觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強(qiáng)制D觸發(fā)器輸出高電平或低電平以及把其中鎖存的數(shù)據(jù)置為邏輯“1”或邏輯“0”。在D觸發(fā)器原有的結(jié)構(gòu)基礎(chǔ)上增加置位和復(fù)位電路以及置位信號(hào)端和復(fù)位信號(hào)端，可以實(shí)現(xiàn)D觸發(fā)器自身的置位和復(fù)位結(jié)構(gòu)，并通過(guò)置位和復(fù)位信號(hào)來(lái)控制D觸發(fā)器的置位和復(fù)位功能。但目前可置位和復(fù)位D觸發(fā)器抗單粒子翻轉(zhuǎn)能力不高，不利于在航空、航天等領(lǐng)域的集成電路芯片中使用。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是，針對(duì)目前抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器抗單粒子翻轉(zhuǎn)能力不高的問(wèn)題，提出一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器，它可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。本發(fā)明提出的一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器由時(shí)鐘電路、復(fù)位緩沖電路、主鎖存器、從鎖存器和輸出緩沖電路組成。本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器有四個(gè)輸入端和一個(gè)輸出端。 四個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端、SN即置位信號(hào)輸入端和RN 復(fù)位信號(hào)輸入端；一個(gè)輸出端是Q即數(shù)據(jù)輸出信號(hào)端。時(shí)鐘電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為CK，輸出端為C、CN。時(shí)鐘電路為一個(gè)兩級(jí)反相器，由第一級(jí)反相器和第二級(jí)反相器組成；第一級(jí)反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時(shí)鐘電路的一個(gè)輸出端CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級(jí)反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時(shí)鐘電路的另一個(gè)輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極1^1、Ps2 連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。復(fù)位緩沖電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為RN，輸出端為R。復(fù)位緩沖電路為一個(gè)一級(jí)反相器，第三十四PMOS管的柵極1^34連接RN，漏極Pd34連接第三十四NMOS 管的漏極Nd34并作為復(fù)位緩沖電路的輸出R，源極1^34連接電源VDD ；第三十四NMOS管柵極NgM連接RN，漏極而；34連接Pd;34，源極NsM接地VSS。主鎖存器和從鎖存器均為冗余加固的鎖存器。主鎖存器和從鎖存器前后串聯(lián)，并均與時(shí)鐘電路和復(fù)位緩沖電路連接。從鎖存器還與輸出緩沖電路連接。主鎖存器有五個(gè)輸入端和一個(gè)輸出端，五個(gè)輸入端為D、C、CN、SN、R，一個(gè)輸出端為M0。主鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三PMOS管的柵極Pg3連接D，漏極Pd3連接第四PMOS管的源極1^4，源極Ps3連接電源VDD ；第四PMOS管的柵極Pg4連接C，漏極 Pd4連接第三NMOS管的漏極Nd3，源極Ps4連接Pd3 ’第五PMOS管的柵極Pg5連接D，漏極 Pd5連接第六PMOS管的源極1^6，源極Ps5連接電源VDD ；第六PMOS管的柵極Pg6連接C， 漏極Pd6連接第五NMOS管的漏極Nd5，源極Ps6連接Pd5 ；第七PMOS管的柵極Pg7連接R， 漏極Pd7連接第八PMOS管的源極1^8，源極Ps7連接電源VDD ；第八PMOS管的柵極Pg8連接Pd6，漏極PdS連接第七NMOS管的漏極Nd7并作為主鎖存器的輸出端M0，源極PsS連接 Pd7 ；第九PMOS管的柵極Pg9連接SN，漏極Pd9連接Pd8，源極Ps9連接電源VDD ；第十PMOS 管的柵極I^glO連接R，漏極PdlO連接第i^一 PMOS管的源極I^sll，源極I3sIO連接電源VDD ； 第i^一 PMOS管的柵極I^gll連接Pd4，漏極Pdll連接第十NMOS管的漏極NdlO，源極I3sIl 連接PdlO ；第十二 PMOS管的柵極1^12連接SN，漏極Pdl2連接Pdll，源極1^12連接電源 VDD ；第十三PMOS管的柵極1^13連接Pdll，漏極Pdl3連接第十四PMOS管的源極1^14，源極Psl3連接電源VDD ；第十四PMOS管的柵極I3gH連接CN，漏極Pdl4連接第十三NMOS管的漏極Ndl3，源極1^14連接Pdl3 ；第十五PMOS管的柵極1^15連接Pd8，漏極Pdl5連接第十六PMOS管的源極1^16，源極1^15連接電源VDD ；第十六PMOS管的柵極1^16連接CN，漏極Pdl6連接第十五NMOS管的漏極Ndl5，源極1^16連接Pdl5 ；第三NMOS管的柵極Ng3連接CN，漏極Nd3連接Pd4，源極Ns3連接第四NMOS管的漏極Nd4 ；第四NMOS管的柵極Ng4連接D，漏極Nd4連接Ns3，源極Ns4接地VSS ’第五NMOS管的柵極Ng5連接CN，漏極Nd5連接 Pd6，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接D，漏極Nd6連接 Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接Pd4，漏極Nd7連接Pd8，源極Ns7連接第九NMOS管的漏極Nd9 ；第八NMOS管的柵極Ng8連接R，漏極Nd8連接Pd8，源極Ns8連接 Nd9 ；第九NMOS管的柵極Ng9連接SN，漏極Nd9連接Ns7，源極Ns9接地VSS ；第十NMOS管的柵極NglO連接Pd6，漏極NdlO連接Pdl 1，源極NslO連接第十二 NMOS管的漏極Ndl2 ；第 i^一 NMOS管的柵極Ngl 1連接R，漏極Ndl 1連接Pdl 1，源極Nsl 1連接Ndl2 ；第十二 NMOS管的柵極1^12連接SN，漏極Ndl2連接NslO，源極Nsl2接地VSS ；第十三NMOS管的柵極Ngl3 連接C，漏極Ndl3連接Pdl4，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接Pd8，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ；第十五NMOS管的柵極Ngl5 連接C，漏極Ndl5連接Pdl6，源極Nsl5連接第十六NMOS管的漏極Ndl6 ；第十六NMOS管的柵極Ngl6連接Pdl 1，漏極Ndl6連接Ns 15，源極Ns 16接地VSS。
從鎖存器有五個(gè)輸入端和一個(gè)輸出端，五個(gè)輸入端為M0、C、CN、SN、R，一個(gè)輸出端為SO。從鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第十七PMOS管的柵極1^17連接M0，漏極Pdl7 連接第十七NMOS管的源極Ndl7，源極1^17連接電源VDD ；第十八PMOS管的柵極I^glS連接 CN,漏極Pdl8連接第十八NMOS管的源極Nsl8，源極1^18連接Pdl7 ；第十九PMOS管的柵極 Pgl9連接M0，漏極Pdl9連接第十九NMOS管的漏極Ndl9，源極1^19連接電源VDD ；第二十 PMOS管的柵極1^20連接CN，漏極Pd20連接第二十NMOS管的源極Ns20，源極1^20連接 Pdl9 ；第二i^一 PMOS管的柵極1^21連接R，漏極Pd21連接第二十二 PMOS管的源極1^22， 源極1^21連接電源VDD ；第二十二 PMOS管的柵極1^22連接Pd20，漏極Pd22連接第二十一 NMOS管的漏極Nd21并作為從鎖存器的輸出端S0，源極1^22連接Pd21 ；第二十三PMOS管的柵極1^23連接SN，漏極Pd23連接Pd22，源極1^23連接電源VDD ；第二十四PMOS管的柵極1 連接R，漏極PdM連接第二十五PMOS管的源極1^25，源極I^sM連接電源VDD ；第二十五PMOS管的柵極1^25連接Pdl8，漏極Pd25連接第二十四NMOS管的漏極Nd24，源極 Ps25連接PdM ；第二十六PMOS管的柵極1 連接SN，漏極Pc^6連接Pd25，源極連接電源VDD ；第二十七PMOS管的柵極1^27連接Pd25，漏極Pd27連接第二十八PMOS管的源極I3WS，源極1^27連接電源VDD ；第二十八PMOS管的柵極1 連接C，漏極Pc^S連接第二十七NMOS管的漏極Nd27，源極I3S^連接Pd27 ；第二十九PMOS管的柵極1 連接Pd22， 漏極Pc^9連接第三十PMOS管的源極1^30，源極I3s^連接電源VDD ；第三十PMOS管的柵極1^30連接C，漏極Pd30連接第二十九NMOS管的漏極Nc^9，源極1^30連接卩業(yè)9。第十七 NMOS管的柵極Ngl7連接M0，漏極Ndl7連接Pdl7，源極Nsl7接地VSS ；第十八NMOS管的柵極Ngl8連接C，漏極Ndl8連接Pdl7，源極Nsl8連接Pdl8 ；第十九NMOS管的柵極Ngl9連接M0，漏極Ndl9連接Pdl9，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極 Nd20連接Pdl9，源極Ns20連接Pd20 ；第二i^一 NMOS管的柵極Ng21連接Pdl8，漏極Nd21 連接Pd22，源極Ns21連接第二十三NMOS管的漏極Nd23 ；第二十二 NMOS管的柵極Ng22連接R，漏極Nd22連接Pd22，源極Ns22連接Nd23 ；第二十三NMOS管的柵極Ng23連接SN，漏極Nd23連接Ns21，源極Ns23接地VSS ；第二十四NMOS管的柵極NgM連接Pd20，漏極NdM 連接Pd25，源極NsM連接第二十六NMOS管的漏極而沈；第二十五NMOS管的柵極Ng25連接R，漏極Nd25連接Pd25，源極Ns25連接而沈；第二十六NMOS管的柵極Ng^連接SN，漏極Nc^6連接NW4，源極NW6接地VSS ；第二十七NMOS管的柵極Ng27連接CN，漏極Nd27連接卩業(yè)8，源極Ns27連接第二十八NMOS管的漏極Nc^8 ；第二十八NMOS管的柵極Ng^連接 Pd22，漏極而觀連接Ns27，源極Ns^接地VSS ；第二十九NMOS管的柵極Ng^連接CN，漏極Nc^9連接Pd30，源極NW9連接第三十NMOS管的漏極Nd30 ；第三十NMOS管的柵極Ng30 連接Pd25，漏極Nd30連接Ns^，源極Ns30接地VSS。輸出緩沖電路有三個(gè)輸入端和一個(gè)輸出端，三個(gè)輸入端分別為SO、R、SN，一個(gè)輸出端為Q。輸出緩沖電路包括三個(gè)PMOS管和三個(gè)NMOS管，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十一 PMOS管的柵極1^31連接R，漏極Pd31連接第三十二 PMOS管的源極1^32，源極1^31連接電源VDD ；第三十二 PMOS管的柵極1^32連接S0，漏極Pd32連接第三十一 NMOS管的漏極Nd31并作為緩沖電路輸出Q，源極 Ps32連接Pd31 ；第三十三PMOS管的柵極1^33連接SN，漏極Pd33連接Pd32，源極1^33連接電源VDD ；第三i^一 NMOS管的柵極Ng31連接S0，漏極Nd31連接Pd32，源極Ns31連接第三十三NMOS管的漏極Nd33 ；第三十二 NMOS管的柵極Ng32連接R，漏極Nd32連接Pd32，源極Ns32連接Ns31 ；第三十三NMOS管的柵極Ng33連接SN，漏極Nd33連接Ns31，源極Ns33 接地VSS。本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器工作過(guò)程如下本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器可以在任意時(shí)刻進(jìn)行置位和復(fù)位，置位和復(fù)位功能由SN即置位信號(hào)輸入端和RN即復(fù)位信號(hào)輸入端共同控制。當(dāng)SN為低電平、RN為高電平或低電平時(shí)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器均進(jìn)入置位狀態(tài)，即主鎖存器和從鎖存器均被強(qiáng)行鎖存邏輯“1”，輸出緩沖電路的輸出端Q為高電平。當(dāng)SN為高電平、RN為低電平時(shí)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器進(jìn)入復(fù)位狀態(tài)，即主鎖存器和從鎖存器均被強(qiáng)行鎖存邏輯“0”，輸出緩沖電路的輸出端Q 為低電平。當(dāng)SN為高電平、RN為高電平時(shí)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器處于正常工作狀態(tài)，本發(fā)明處于正常工作狀態(tài)，時(shí)鐘電路接收CK，對(duì)CK進(jìn)行緩沖后分別產(chǎn)生與CK反相的CN和與CK同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。在CK 為低電平期間，CN為高電平、C為低電平，主鎖存器開啟，接收D并對(duì)其進(jìn)行緩沖處理后輸出與D同相的M0，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的MO而是保存上一個(gè)CK下降沿采樣到的MO ；在CK為高電平期間，CN為低電平、C為高電平，主鎖存器處于保存狀態(tài)，保存前一個(gè)CK上升沿采樣到的D并輸出與D同相的M0，從鎖存器開啟并接收主鎖存器的輸出 M0，對(duì)MO進(jìn)行緩沖處理并輸出與MO同相的SO。在本發(fā)明處于正常工作狀態(tài)中的任意時(shí)刻輸出緩沖電路都要接收從鎖存器的輸出S0，對(duì)SO緩沖并輸出與SO同相的Q。采用本發(fā)明可以達(dá)到以下技術(shù)效果本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器、時(shí)間采樣加固的可置位和復(fù)位D觸發(fā)器和傳統(tǒng)冗余加固的可置位和復(fù)位D觸發(fā)器。因?yàn)楸景l(fā)明對(duì)傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器結(jié)構(gòu)進(jìn)行改造，對(duì)主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，并針對(duì)主鎖存器中C2MOS電路進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉PMOS管和下拉NMOS管，進(jìn)一步提高了本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫(kù)，應(yīng)用于航空、航天等領(lǐng)域。


圖1為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器邏輯結(jié)構(gòu)示意圖。圖2為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器中時(shí)鐘電路結(jié)構(gòu)示意圖。圖3為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器中復(fù)位緩沖電路結(jié)構(gòu)示意圖。圖4為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器中主鎖存器結(jié)構(gòu)示意圖。圖5為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器中從鎖存器結(jié)構(gòu)示意圖。圖6為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器中輸出緩沖電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式圖1為本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器邏輯結(jié)構(gòu)示意圖。本發(fā)明由時(shí)鐘電路(如圖2所示)、復(fù)位緩沖電路(如圖3所示)、主鎖存器(如圖4所示)、從鎖存器(如圖5所示)和輸出緩沖電路(如圖6所示)組成。本發(fā)明有四個(gè)輸入端和一個(gè)輸出端。四個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端、SN即置位信號(hào)輸入端和RN復(fù)位信號(hào)輸入端；一個(gè)輸出端是Q即數(shù)據(jù)輸出信號(hào)端。時(shí)鐘電路接收CK，對(duì)CK進(jìn)行緩沖處理后分別輸出C和CN。復(fù)位緩沖電路對(duì)RN進(jìn)行緩沖，輸入與RN反相的R，并把R 傳入主鎖存器和從鎖存器中。主鎖存器接收D以及C和CN，主鎖存器在C和CN的控制下對(duì) D進(jìn)行鎖存處理后輸出M0。從鎖存器接收MO以及C和CN，從鎖存器在C和CN的控制下對(duì) MO進(jìn)行鎖存處理后分別輸出SO。輸出緩沖電路接收S0、R和SN，對(duì)其進(jìn)行緩沖等處理后輸出Q。SN為高電平、RN為高電平時(shí)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器處于正常工作狀態(tài)；SN為高電平、RN為低電平時(shí)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D 觸發(fā)器進(jìn)入復(fù)位狀態(tài)。SN為低電平、RN為高電平或低電平時(shí)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器均進(jìn)入置位狀態(tài)。如圖2所示，時(shí)鐘電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為CK，輸出端為C、CN。 時(shí)鐘電路為一個(gè)兩級(jí)反相器，第一級(jí)反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS 管的柵極I^gl連接CK，漏極Pdl連接第一NMOS管的漏極Ndl，并作為時(shí)鐘電路的一個(gè)輸出端 CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級(jí)反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時(shí)鐘電路的另一個(gè)輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極I3sUd連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。如圖3所示，復(fù)位緩沖電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為RN，輸出端為R。 復(fù)位緩沖電路為一個(gè)一級(jí)反相器，其中第三十四PMOS管的柵極1^34連接RN，漏極Pd34連接第三十四NMOS管的漏極Nd34并作為復(fù)位緩沖電路的輸出R，源極1^34連接電源VDD ；第三十四NMOS管柵極NgM連接RN，漏極而；34連接Pd;34，源極NsM接地VSS。如圖4所示，主鎖存器有五個(gè)輸入端和一個(gè)輸出端，五個(gè)輸入端為D、C、CN、SN、R， 一個(gè)輸出端為M0。主鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，主鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三PMOS管的柵極Pg3連接D，漏極Pd3連接第四PMOS管的源極1^4，源極Ps3連接電源VDD ；第四PMOS管的柵極Pg4連接 C，漏極Pd4連接第三NMOS管的漏極Nd3，源極Ps4連接Pd3 ；第五PMOS管的柵極Pg5連接 D，漏極Pd5連接第六PMOS管的源極1^6，源極Ps5連接電源VDD ；第六PMOS管的柵極Pg6 連接C，漏極Pd6連接第五NMOS管的漏極Nd5，源極Ps6連接Pd5 ；第七PMOS管的柵極Pg7連接R，漏極Pd7連接第八PMOS管的源極1^8，源極Ps7連接電源VDD ；第八PMOS管的柵極 PgS連接Pd6，漏極PdS連接第七NMOS管的漏極Nd7并作為主鎖存器的輸出端M0，源極PsS 連接Pd7 ；第九PMOS管的柵極Pg9連接SN，漏極Pd9連接Pd8，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接R，漏極PdlO連接第i^一 PMOS管的源極I^sl 1，源極I3sIO連接電源VDD ；第i^一 PMOS管的柵極I^gll連接Pd4，漏極Pdll連接第十NMOS管的漏極NdlO， 源極I3Sll連接PdlO ；第十二 PMOS管的柵極1^12連接SN，漏極Pdl2連接Pdl 1，源極1^12 連接電源VDD ；第十三PMOS管的柵極1^13連接Pdl 1，漏極Pdl3連接第十四PMOS管的源極 Psl4,源極Psl3連接電源VDD ；第十四PMOS管的柵極I3gH連接CN，漏極Pdl4連接第十三 NMOS管的漏極Ndl3，源極1^14連接Pdl3 ；第十五PMOS管的柵極1^15連接Pd8，漏極Pdl5 連接第十六PMOS管的源極1^16，源極1^15連接電源VDD ；第十六PMOS管的柵極1^16連接CN，漏極Pdl6連接第十五NMOS管的漏極Ndl5，源極1^16連接Pdl5 ；第三NMOS管的柵極Ng3連接CN，漏極Nd3連接Pd4，源極Ns3連接第四NMOS管的漏極Nd4 ；第四NMOS管的柵極Ng4連接D，漏極Nd4連接Ns3，源極Ns4接地VSS ’第五NMOS管的柵極Ng5連接CN，漏極Nd5連接Pd6，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接D，漏極Nd6連接Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接Pd4，漏極Nd7連接Pd8， 源極Ns7連接第九NMOS管的漏極Nd9 ；第八NMOS管的柵極Ng8連接R，漏極Nd8連接Pd8， 源極Ns8連接Nd9 ；第九NMOS管的柵極Ng9連接SN，漏極Nd9連接Ns7，源極Ns9接地VSS ； 第十匪OS管的柵極NglO連接Pd6，漏極NdlO連接Pdl 1，源極NslO連接第十二 NMOS管的漏極Ndl2 ；第i^一 NMOS管的柵極Ngll連接R，漏極Ndll連接Pdll，源極Nsll連接Ndl2 ； 第十二 NMOS管的柵極1^12連接SN，漏極Ndl2連接NslO，源極Nsl2接地VSS ；第十三NMOS 管的柵極Ngl3連接C，漏極Ndl3連接Pdl4，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接Pd8，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ；第十五NMOS 管的柵極Ngl5連接C，漏極Ndl5連接Pdl6，源極Nsl5連接第十六NMOS管的漏極Ndl6 ’第十六NMOS管的柵極Ngl6連接Pdl 1，漏極Ndl6連接Ns 15，源極Ns 16接地VSS。
如圖5所示，從鎖存器有五個(gè)輸入端和一個(gè)輸出端，五個(gè)輸入端為M0、C、CN、SN、R， 一個(gè)輸出端為so。從鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，從鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第十七PMOS管的柵極1^17連接M0， 漏極Pdl7連接第十七NMOS管的源極Ndl7，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接CN，漏極Pdl8連接第十八NMOS管的源極Nsl8，源極1^18連接Pdl7 ；第十九 PMOS管的柵極1^19連接M0，漏極Pdl9連接第十九NMOS管的漏極Ndl9，源極1^19連接電源VDD ；第二十PMOS管的柵極1^20連接CN，漏極Pd20連接第二十NMOS管的源極Ns20，源極1^20連接Pdl9 ；第二i^一 PMOS管的柵極1^21連接R，漏極Pd21連接第二十二 PMOS管的源極1^22，源極1^21連接電源VDD ；第二十二 PMOS管的柵極1^22連接Pd20，漏極Pd22 連接第二十一 NMOS管的漏極Nd21并作為從鎖存器的輸出端S0，源極1^22連接Pd21 ；第二十三PMOS管的柵極1^23連接SN，漏極Pd23連接Pd22，源極1^23連接電源VDD ；第二十四 PMOS管的柵極1 連接R，漏極PdM連接第二十五PMOS管的源極1^25，源極I^sM連接電源VDD ；第二十五PMOS管的柵極1^25連接Pdl8，漏極Pd25連接第二十四NMOS管的漏極 Nd24,源極1^25連接PdM ；第二十六PMOS管的柵極1 連接SN，漏極Pc^6連接Pd25，源極 Ps26連接電源VDD ；第二十七PMOS管的柵極1^27連接Pd25，漏極Pd27連接第二十八PMOS管的源極I3S^，源極1^27連接電源VDD ；第二十八PMOS管的柵極1 連接C，漏極Pc^8連接第二十七NMOS管的漏極Nd27，源極I^dS連接Pd27 ；第二十九PMOS管的柵極1 連接 Pd22，漏極Pc^9連接第三十PMOS管的源極1^30，源極I3s^連接電源VDD ；第三十PMOS管的柵極1^30連接C，漏極Pd30連接第二十九NMOS管的漏極Nc^9，源極1^30連接Pc^9。第十七NMOS管的柵極Ngl7連接M0，漏極Ndl7連接Pdl7，源極Nsl7接地VSS ；第十八NMOS管的柵極Ngl8連接C，漏極Ndl8連接Pdl7，源極Nsl8連接Pdl8 ；第十九NMOS管的柵極Ngl9 連接M0，漏極Ndl9連接Pdl9，源極Ns 19接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極 Nd20連接Pdl9，源極Ns20連接Pd20 ；第二i^一 NMOS管的柵極Ng21連接Pdl8，漏極Nd21 連接Pd22，源極Ns21連接第二十三NMOS管的漏極Nd23 ；第二十二 NMOS管的柵極Ng22連接R，漏極Nd22連接Pd22，源極Ns22連接Nd23 ；第二十三NMOS管的柵極Ng23連接SN，漏極Nd23連接Ns21，源極Ns23接地VSS ；第二十四NMOS管的柵極NgM連接Pd20，漏極NdM 連接Pd25，源極NsM連接第二十六NMOS管的漏極而沈；第二十五NMOS管的柵極Ng25連接R，漏極Nd25連接Pd25，源極Ns25連接而沈；第二十六NMOS管的柵極Ng^連接SN，漏極Nc^6連接NW4，源極NW6接地VSS ；第二十七NMOS管的柵極Ng27連接CN，漏極Nd27連接卩業(yè)8，源極Ns27連接第二十八NMOS管的漏極Nc^8 ；第二十八NMOS管的柵極Ng^連接 Pd22，漏極而觀連接Ns27，源極Ns^接地VSS ；第二十九NMOS管的柵極Ng^連接CNjJI 極Nc^9連接Pd30，源極NW9連接第三十NMOS管的漏極Nd30 ；第三十NMOS管的柵極Ng30 連接Pd25，漏極Nd30連接Ns^，源極Ns30接地VSS。如圖6所示，輸出緩沖電路有三個(gè)輸入端和一個(gè)輸出端，三個(gè)輸入端分別為S0、R、 SN，一個(gè)輸出端為Q。輸出緩沖電路包括三個(gè)PMOS管和三個(gè)NMOS管，輸出緩沖電路中所有 PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三i^一 PMOS管的柵極1^31 連接R，漏極Pd31連接第三十二 PMOS管的源極1^32，源極1^31連接電源VDD ；第三十二 PMOS管的柵極1^32連接S0，漏極Pd32連接第三十一 NMOS管的漏極Nd31并作為緩沖電路輸出Q，源極1^32連接Pd31 ；第三十三PMOS管的柵極1^33連接SN，漏極Pd33連接Pd32， 源極1^33連接電源VDD ；第三i^一 NMOS管的柵極Ng31連接S0，漏極Nd31連接Pd32，源極 Ns31連接第三十三NMOS管的漏極Nd33 ；第三十二 NMOS管的柵極Ng32連接R，漏極Nd32連接Pd32，源極Ns32連接Ns31 ；第三十三NMOS管的柵極Ng33連接SN，漏極Nd33連接Ns31， 源極Ns33接地VSS。北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2. 88MeV · cm2/mg、 8. 62MeV .Cm2Aig, 12. 6MeV .Cm2Aig和17. OMeV 'cm'/mg的四種地面重離子輻照測(cè)試環(huán)境。將處于正常工作狀態(tài)的傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器、傳統(tǒng)冗余加固的可置位和復(fù)位 D觸發(fā)器、時(shí)間采樣加固的可置位和復(fù)位D觸發(fā)器和本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器置于北京原子能研究院H-13串列加速器產(chǎn)生的LET值分別為2. 88MeV -cm2/ mg、8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 禾口 17. OMeV · cm2/mg 的地面重離子輻照測(cè)試環(huán)境中，觀察各D觸發(fā)器是否發(fā)生單粒子翻轉(zhuǎn)，得到各D觸發(fā)器發(fā)生單粒子翻轉(zhuǎn)需要的最低LET 值數(shù)據(jù)。表1為使用北京原子能研究院H-13串列加速器進(jìn)行的地面重粒子輻照測(cè)試得到的傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器、傳統(tǒng)冗余加固的可置位和復(fù)位D觸發(fā)器、時(shí)間采樣加固的可置位和復(fù)位D觸發(fā)器和本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值數(shù)據(jù)。傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器在LET值為2. 88MeV · cm2/mg、8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 禾口 17. OMeV · cm2/mg 的地面重離子輻照測(cè)試環(huán)境工作時(shí)均發(fā)生單粒子翻轉(zhuǎn)，傳統(tǒng)冗余加固的可置位和復(fù)位D觸發(fā)器在LET值為 12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測(cè)試環(huán)境工作時(shí)發(fā)生單粒子翻轉(zhuǎn)， 時(shí)間采樣加固的可置位和復(fù)位D觸發(fā)器在LET值為8. 62MeV · cm2/mg、12. 6MeV · cm2/mg和 17. OMeV .cm2/mg的地面重離子輻照測(cè)試環(huán)境工作時(shí)發(fā)生單粒子翻轉(zhuǎn)，本發(fā)明一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器僅在LET值為17. OMeV · cm2/mg的地面重離子輻照測(cè)試環(huán)境工作時(shí)發(fā)生單粒子翻轉(zhuǎn)。從此表可以看出，本發(fā)明發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值比傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器提高343%，比傳統(tǒng)冗余加固的可置位和復(fù)位D觸發(fā)器提高35%，比時(shí)間采樣加固的可置位和復(fù)位D觸發(fā)器提高97%，故本發(fā)明的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固的可置位和復(fù)位D觸發(fā)器、時(shí)間采樣加固的可置位和復(fù)位D觸發(fā)器和傳統(tǒng)冗余加固的可置位和復(fù)位D觸發(fā)器，適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫(kù)，應(yīng)用于航空、航天等領(lǐng)域。表 權(quán)利要求
1. 一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器，抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器由時(shí)鐘電路、復(fù)位緩沖電路、主鎖存器、從鎖存器和輸出緩沖電路組成，有四個(gè)輸入端和一個(gè)輸出端，四個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端、SN即置位信號(hào)輸入端和RN復(fù)位信號(hào)輸入端；一個(gè)輸出端是Q即數(shù)據(jù)輸出信號(hào)端；時(shí)鐘電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為CK，輸出端為C、CN ；時(shí)鐘電路為一個(gè)兩級(jí)反相器，由第一級(jí)反相器和第二級(jí)反相器組成；第一級(jí)反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時(shí)鐘電路的一個(gè)輸出端CN ； 第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級(jí)反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時(shí)鐘電路的另一個(gè)輸出端C ；第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2 ；第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極I3sUd連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS ；復(fù)位緩沖電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為RN，輸出端為R ；復(fù)位緩沖電路為一個(gè)一級(jí)反相器，第三十四PMOS管的柵極1 連接RN，漏極Pd34連接第三十四NMOS管的漏極Nd34并作為復(fù)位緩沖電路的輸出 R，源極1^34連接電源VDD ；第三十四NMOS管柵極Ng34連接RN，漏極Nd34連接Pd34，源極 Ns34接地VSS ；輸出緩沖電路有三個(gè)輸入端和一個(gè)輸出端，三個(gè)輸入端分別為SO、R、SN，一個(gè)輸出端為Q ；輸出緩沖電路包括三個(gè)PMOS管和三個(gè)NMOS管，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第三十一 PMOS管的柵極1^31連接R，漏極Pd31連接第三十二 PMOS管的源極1^32，源極1^31連接電源VDD ；第三十二 PMOS管的柵極1^32連接S0，漏極Pd32連接第三十一 NMOS管的漏極Nd31并作為緩沖電路輸出Q，源極 Ps32連接Pd31 ；第三十三PMOS管的柵極1^33連接SN，漏極Pd33連接Pd32，源極1^33連接電源VDD ；第三i^一 NMOS管的柵極Ng31連接S0，漏極Nd31連接Pd32，源極Ns31連接第三十三NMOS管的漏極Nd33 ；第三十二 NMOS管的柵極Ng32連接R，漏極Nd32連接Pd32，源極Ns32連接Ns31 ；第三十三NMOS管的柵極Ng33連接SN，漏極Nd33連接Ns31，源極Ns33 接地VSS ；主鎖存器和從鎖存器均為冗余加固的鎖存器，主鎖存器和從鎖存器前后串聯(lián)，并均與時(shí)鐘電路和復(fù)位緩沖電路連接，從鎖存器還與輸出緩沖電路連接；其特征在于主鎖存器有五個(gè)輸入端和一個(gè)輸出端，五個(gè)輸入端為D、C、CN、SN、R，一個(gè)輸出端為MO ；主鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有 NMOS管的襯底接地VSS ；第三PMOS管的柵極Pg3連接D，漏極Pd3連接第四PMOS管的源極 1^4，源極Ps3連接電源VDD ；第四PMOS管的柵極Pg4連接C，漏極Pd4連接第三NMOS管的漏極Nd3，源極Ps4連接Pd3 ；第五PMOS管的柵極Pg5連接D，漏極Pd5連接第六PMOS管的源極1^6，源極Ps5連接電源VDD ；第六PMOS管的柵極Pg6連接C，漏極Pd6連接第五NMOS 管的漏極Nd5，源極Ps6連接Pd5 ；第七PMOS管的柵極Pg7連接R，漏極Pd7連接第八PMOS 管的源極1^8，源極Ps7連接電源VDD ；第八PMOS管的柵極PgS連接Pd6，漏極PdS連接第七NMOS管的漏極Nd7并作為主鎖存器的輸出端M0，源極PsS連接Pd7 ；第九PMOS管的柵極 Pg9連接SN，漏極Pd9連接Pd8，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接R， 漏極PdlO連接第i^一 PMOS管的源極Mil，源極I3SlO連接電源VDD ；第i^一 PMOS管的柵極 Pgll連接Pd4，漏極Pdll連接第十NMOS管的漏極NdlO，源極I3sIl連接PdlO ；第十二 PMOS 管的柵極1^12連接SN，漏極Pdl2連接Pdl 1，源極1^12連接電源VDD ；第十三PMOS管的柵極1^13連接Pdll，漏極Pdl3連接第十四PMOS管的源極1^14，源極1^13連接電源VDD ；第十四PMOS管的柵極1^14連接CN，漏極Pdl4連接第十三NMOS管的漏極Ndl3，源極I3sH連接Pdl3 ；第十五PMOS管的柵極1^15連接Pd8，漏極Pdl5連接第十六PMOS管的源極1^16， 源極1^15連接電源VDD ；第十六PMOS管的柵極1^16連接CN，漏極Pdl6連接第十五NMOS 管的漏極Ndl5，源極1^16連接Pdl5 ；第三NMOS管的柵極Ng3連接CN，漏極Nd3連接Pd4， 源極Ns3連接第四NMOS管的漏極Nd4 ；第四NMOS管的柵極Ng4連接D，漏極Nd4連接Ns3， 源極Ns4接地VSS ’第五NMOS管的柵極Ng5連接CN，漏極Nd5連接Pd6，源極Ns5連接第六 NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接D，漏極Nd6連接Ns5，源極Ns6接地VSS ； 第七NMOS管的柵極Ng7連接Pd4，漏極Nd7連接Pd8，源極Ns7連接第九NMOS管的漏極Nd9 ； 第八NMOS管的柵極Ng8連接R，漏極Nd8連接Pd8，源極Ns8連接Nd9 ；第九NMOS管的柵極 Ng9連接SN，漏極Nd9連接Ns7，源極Ns9接地VSS ；第十NMOS管的柵極NglO連接Pd6，漏極NdlO連接Pdl 1，源極NslO連接第十二 NMOS管的漏極Ndl2 ；第i^一 NMOS管的柵極Ngll 連接R，漏極Ndll連接Pdl 1，源極Nsll連接Ndl2 ；第十二 NMOS管的柵極1^12連接SNJI 極Ndl2連接NslO，源極Nsl2接地VSS ；第十三NMOS管的柵極Ngl3連接C，漏極Ndl3連接 Pdl4，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接Pd8，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ；第十五NMOS管的柵極Ngl5連接C，漏極Ndl5連接 Pdl6，源極Nsl5連接第十六NMOS管的漏極Ndl6 ；第十六NMOS管的柵極Ngl6連接PdllJI 極Ndl6連接Nsl5，源極Nsl6接地VSS ；從鎖存器有五個(gè)輸入端和一個(gè)輸出端，五個(gè)輸入端為M0、C、CN、SN、R，一個(gè)輸出端為SO ；從鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第十七PMOS管的柵極1^17連接M0，漏極Pdl7連接第十七NMOS管的源極Ndl7，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接CN，漏極Pdl8連接第十八NMOS管的源極Ns 18，源極1^18連接Pdl7 ；第十九PMOS管的柵極1^19連接M0，漏極Pdl9連接第十九NMOS管的漏極Ndl9， 源極1^19連接電源VDD ；第二十PMOS管的柵極1^20連接CN，漏極Pd20連接第二十NMOS 管的源極Ns20，源極1^20連接Pdl9 ；第二i^一 PMOS管的柵極1^21連接R，漏極Pd21連接第二十二 PMOS管的源極1^22，源極1^21連接電源VDD ；第二十二 PMOS管的柵極1^22連接 Pd20，漏極Pd22連接第二十一 NMOS管的漏極Nd21并作為從鎖存器的輸出端S0，源極1^22 連接Pd21 ；第二十三PMOS管的柵極1^23連接SN，漏極Pd23連接Pd22，源極1^23連接電源VDD ；第二十四PMOS管的柵極1 連接R，漏極PdM連接第二十五PMOS管的源極1^25， 源極I^sM連接電源VDD ；第二十五PMOS管的柵極1^25連接Pdl8，漏極Pd25連接第二十四 NMOS管的漏極NdM，源極1^25連接PdM ；第二十六PMOS管的柵極1 連接SN，漏極Pc^6 連接Pd25，源極I3S^連接電源VDD ；第二十七PMOS管的柵極1^27連接Pd25，漏極Pd27連接第二十八PMOS管的源極I3S^，源極1^27連接電源VDD ；第二十八PMOS管的柵極1 連接C，漏極卩業(yè)8連接第二十七NMOS管的漏極Nd27，源極1^ 連接Pd27 ；第二十九PMOS 管的柵極1 連接Pd22，漏極Pc^9連接第三十PMOS管的源極1^30，源極I3s^連接電源 VDD ；第三十PMOS管的柵極1^30連接C，漏極Pd30連接第二十九NMOS管的漏極而四，源極 Ps30連接卩業(yè)9 ；第十七NMOS管的柵極Ngl7連接M0，漏極Ndl7連接Pdl7，源極Nsl7接地 VSS ；第十八NMOS管的柵極Ngl8連接C，漏極Ndl8連接Pdl7，源極Nsl8連接Pdl8 ；第十九 NMOS管的柵極Ngl9連接M0，漏極Ndl9連接Pdl9，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pdl9，源極Ns20連接Pd20 ；第二i^一 NMOS管的柵極Ng21連接Pdl8，漏極Nd21連接Pd22，源極Ns21連接第二十三NMOS管的漏極Nd23 ；第二十二 NMOS 管的柵極Ng22連接R，漏極Nd22連接Pd22，源極Ns22連接Nd23 ；第二十三NMOS管的柵極 Ng23連接SN，漏極Nd23連接Ns21，源極Ns23接地VSS ；第二十四NMOS管的柵極NgM連接Pd20，漏極NdM連接Pd25，源極NsM連接第二十六NMOS管的漏極而沈；第二十五NMOS 管的柵極Ng25連接R，漏極Nd25連接Pd25，源極Ns25連接而沈；第二十六NMOS管的柵極 Ng26連接SN，漏極而沈連接NW4，源極NW6接地VSS ；第二十七NMOS管的柵極Ng27連接 CN,漏極Nd27連接Pd28，源極Ns27連接第二十八NMOS管的漏極Nc^8 ；第二十八NMOS管的柵極Ng^連接Pd22，漏極Nc^8連接Ns27，源極NW8接地VSS ；第二十九NMOS管的柵極 Ng29連接CN，漏極Nc^9連接Pd30，源極NW9連接第三十NMOS管的漏極Nd30 ；第三十NMOS 管的柵極Ng30連接Pd25，漏極Nd30連接NW9，源極Ns30接地VSS。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器，目的是提高抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。它由時(shí)鐘電路、復(fù)位緩沖電路、主鎖存器、從鎖存器和輸出緩沖電路組成；主鎖存器由十四個(gè)PMOS管和十四個(gè)NMOS管組成，從鎖存器由十個(gè)PMOS管和十個(gè)NMOS管組成，主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，且主鎖存器中C2MOS電路進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉PMOS管和下拉NMOS管。本發(fā)明抗單粒子翻轉(zhuǎn)的可置位和復(fù)位D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力強(qiáng)，適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫(kù)，應(yīng)用于航空、航天等領(lǐng)域。
文檔編號(hào)H03K3/02GK102394600SQ201110323908
公開日2012年3月28日 申請(qǐng)日期2011年10月21日 優(yōu)先權(quán)日2011年10月21日
發(fā)明者何益百, 劉必慰, 劉真, 李振濤, 李鵬, 杜延康, 梁斌, 池雅慶, 陳建軍 申請(qǐng)人:中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué)