專利名稱：采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器，屬于集成電路設(shè)計(jì)，隸屬電子技術(shù)領(lǐng)域。
背景技術(shù)：
功率因數(shù)校正控制器可以減小開(kāi)關(guān)電源等電力電子裝置對(duì)電網(wǎng)產(chǎn)生的諧波污染， 以保證電網(wǎng)質(zhì)量、提高電網(wǎng)的可靠性，并且隨著世界能源危機(jī)的不斷加深，各國(guó)對(duì)用電設(shè)備的功率因素考核相關(guān)規(guī)定正日趨嚴(yán)格，對(duì)功率因數(shù)要求變高，應(yīng)用功率因數(shù)校正控制器的場(chǎng)合也將擴(kuò)大。
由于數(shù)字功率因數(shù)校正控制器可以顯著降低成本，簡(jiǎn)化設(shè)計(jì)，提高精度，并且可以實(shí)現(xiàn)各種復(fù)雜的算法，對(duì)外部條件變化的敏感度也較低?；谝陨蟽?yōu)勢(shì)，數(shù)字功率因數(shù)校正控制器正在成為人們關(guān)注的另一個(gè)研究熱點(diǎn)。
通常在數(shù)字功率因數(shù)校正控制器的設(shè)計(jì)中，需要對(duì)多路信號(hào)(輸入電壓、輸入電流和輸出電壓)進(jìn)行采樣，并將其轉(zhuǎn)換為數(shù)字量?，F(xiàn)有的解決方案是使用多個(gè)模數(shù)轉(zhuǎn)換器對(duì)各路信號(hào)進(jìn)行轉(zhuǎn)換。而事實(shí)上，多個(gè)模數(shù)轉(zhuǎn)換器在一個(gè)控制處理周期內(nèi)并不是持續(xù)工作的，沒(méi)有充分發(fā)揮作用。發(fā)明內(nèi)容
本發(fā)明提供了一種采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器，對(duì)一個(gè)模數(shù)轉(zhuǎn)換器采用分時(shí)復(fù)用取代現(xiàn)有數(shù)字功率因數(shù)校正控制器中的三個(gè)模數(shù)轉(zhuǎn)換器，可以有效減小芯片面積，降低功耗，并且降低功率因數(shù)校正控制器的設(shè)計(jì)復(fù)雜度。簡(jiǎn)化了數(shù)字功率因數(shù)校正控制器的電路結(jié)構(gòu)。
本發(fā)明采用的技術(shù)方案為一種采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器，設(shè)有模數(shù)轉(zhuǎn)換電路、補(bǔ)償算法邏輯電路、脈寬調(diào)制器電路和功率因數(shù)校正基本拓?fù)潆娐?，其特征是模?shù)轉(zhuǎn)換電路包括分頻器、狀態(tài)機(jī)、計(jì)數(shù)器、譯碼器、與門(mén)、SR鎖存器、A/D轉(zhuǎn)換電路、減法器、第一、第二、第三3個(gè)傳輸門(mén)以及由第一、第二、第三3個(gè)相同的D觸發(fā)器依次串聯(lián)構(gòu)成的第一、第二、第三3個(gè)移位寄存器，前一級(jí)D觸發(fā)器的同相輸出端與后一級(jí)D 觸發(fā)器的D輸入端相連；分頻器的輸入端與外部時(shí)鐘連接，分頻器設(shè)有第一、第二、第三、第四及第五5個(gè)輸出端，分頻器的第一輸出端與狀態(tài)機(jī)的時(shí)鐘端相連，第二輸出端與SR鎖存器的置位端相連，第三輸出端與A/D轉(zhuǎn)換電路的時(shí)鐘端連接，第四輸出端與補(bǔ)償算法邏輯電路的時(shí)鐘端連接，第五輸出端與脈寬調(diào)制器電路的時(shí)鐘端相連；狀態(tài)機(jī)的輸出端產(chǎn)生時(shí)鐘標(biāo)志信號(hào)分別與計(jì)數(shù)器的時(shí)鐘端及第一、第二、第三3個(gè)移位寄存器的時(shí)鐘端連接；計(jì)數(shù)器的一個(gè)輸出端分別連接譯碼器及與門(mén)的一個(gè)輸入端，計(jì)數(shù)器的另一個(gè)輸出端分別連接譯碼器及與門(mén)的另一個(gè)輸入端；譯碼器設(shè)有3個(gè)輸出端，分別連接第一、第二、第三傳輸門(mén)的開(kāi)關(guān)信號(hào)輸入端，第一、第二、第三傳輸門(mén)的輸入端分別連接功率因數(shù)校正基本拓?fù)潆娐分械妮敵鲭妷?、輸入電流、輸入電壓待采樣信?hào)，第一、第二、第三傳輸門(mén)的輸出端均連接A/D轉(zhuǎn)換電路；與門(mén)輸出端連接SR鎖存器的復(fù)位端，SR鎖存器的輸出端連接A/D轉(zhuǎn)換電路使能信號(hào)端，A/D轉(zhuǎn)換電路的數(shù)字值輸出端與第一移位寄存器的D輸入端相連，第一移位寄存器和第二移位寄存器的同相輸出端還分別連接到補(bǔ)償算法邏輯電路3個(gè)輸入端中的2個(gè)輸入端，第三移位寄存器的輸出端連接減法器的負(fù)向端，減法器的同相輸入端連接基準(zhǔn)參考信號(hào)，減法器輸出端連接補(bǔ)償算法邏輯電路的第3個(gè)輸入端；補(bǔ)償算法邏輯電路的占空比指令輸出端與脈寬調(diào)制器電路的輸入端相連，脈寬調(diào)制器電路輸出PWM控制脈沖至功率因數(shù)校正基本拓?fù)潆娐贰?br> 本發(fā)明的優(yōu)點(diǎn)及有益效果依靠對(duì)一個(gè)模數(shù)轉(zhuǎn)換器的分時(shí)復(fù)用取代現(xiàn)有數(shù)字功率因數(shù)校正控制器中的三個(gè)模數(shù)轉(zhuǎn)換器，實(shí)現(xiàn)三路信號(hào)的模數(shù)轉(zhuǎn)換。在每個(gè)控制處理周期，只進(jìn)行三次轉(zhuǎn)換，其余時(shí)間模數(shù)轉(zhuǎn)換器不工作。這樣一來(lái)，簡(jiǎn)化了功率因數(shù)校正轉(zhuǎn)換器的電路設(shè)計(jì)，可以有效減小芯片面積，降低功耗，得到了一個(gè)更為優(yōu)化的數(shù)字功率因數(shù)校正轉(zhuǎn)換器，具有一定的通用性。


圖1是本發(fā)明的電路圖2是本發(fā)明三路復(fù)用的模數(shù)轉(zhuǎn)換器分時(shí)采樣的時(shí)序圖3是現(xiàn)有技術(shù)數(shù)字功率因數(shù)校正控制器電路的結(jié)構(gòu)框圖4是現(xiàn)有技術(shù)數(shù)字功率因數(shù)校正控制器中數(shù)模轉(zhuǎn)換器的工作時(shí)序圖。
具體實(shí)施方式
參看圖1，本發(fā)明包括模數(shù)轉(zhuǎn)換電路1、補(bǔ)償算法邏輯電路2、脈寬調(diào)制器電路3和功率因數(shù)校正基本拓?fù)潆娐?。與現(xiàn)有技術(shù)圖3相比，只是模數(shù)轉(zhuǎn)換電路1采用了分時(shí)復(fù)用，其余電路相同。本發(fā)明模數(shù)轉(zhuǎn)換電路1對(duì)功率因數(shù)校正基本拓?fù)潆娐?的輸入電壓、輸入電流和輸出電壓進(jìn)行采樣和模數(shù)轉(zhuǎn)換，并將轉(zhuǎn)換之后的數(shù)字值送到補(bǔ)償算法邏輯電路2， 模數(shù)轉(zhuǎn)換電路1包括分頻器101、狀態(tài)機(jī)102、計(jì)數(shù)器103、譯碼器104、第一傳輸門(mén)105、第二傳輸門(mén)106、第三傳輸門(mén)107、與門(mén)108、SR鎖存器109、A/D轉(zhuǎn)換電路110、第一移位寄存器 111、第二移位寄存器112、第三移位寄存器113以及減法器114。分頻器101的輸入端與外部時(shí)鐘clock連接，分頻器101第一輸出端Clkstatemaehine為狀態(tài)機(jī)102的工作時(shí)鐘，第二輸出端Clksample與SR鎖存器(109)的置位端相連，第三輸出端elk■為A/D轉(zhuǎn)換電路109的工作時(shí)鐘，第四輸出端clk。。mpmsato與補(bǔ)償算法邏輯電路2的時(shí)鐘端連接，第五輸出端Clkpwil 與脈寬調(diào)制器電路3的時(shí)鐘端連接。狀態(tài)機(jī)102的輸出Tfinisted為時(shí)鐘標(biāo)志信號(hào)，每個(gè)系統(tǒng)采樣周期輸出三個(gè)高電平脈沖，每個(gè)高電平脈沖標(biāo)志一次模數(shù)轉(zhuǎn)換完成，Tfinished與計(jì)數(shù)器 103的時(shí)鐘端和三個(gè)移位寄存器的時(shí)鐘端連接。計(jì)數(shù)器103循環(huán)輸出00、01、11、10，與譯碼器104連接，計(jì)數(shù)器103依次輸出00、01、11時(shí)，表明A/D轉(zhuǎn)換電路110正依次對(duì)三路采集到的信號(hào)進(jìn)行轉(zhuǎn)換，當(dāng)輸出變?yōu)?0時(shí)，表明三路轉(zhuǎn)換完畢。譯碼器104，當(dāng)輸入為00時(shí)，輸出001，表示A/D轉(zhuǎn)換電路110對(duì)第一路信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換；當(dāng)輸入為01時(shí)，輸出010，表示 A/D轉(zhuǎn)換電路110對(duì)第二路信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換；當(dāng)輸入為11時(shí)，輸出001，表示A/D轉(zhuǎn)換電路110對(duì)第三路信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換；當(dāng)輸入為10時(shí)，輸出為100。譯碼器104的輸出分別接到三個(gè)傳輸門(mén)，作為開(kāi)關(guān)信號(hào)。第一傳輸門(mén)105的輸入連接到功率因數(shù)校正基本拓?fù)潆娐分蠷t5l與R。2之間，為待采樣的輸出電壓V。(t)。第二傳輸門(mén)106的輸入連接到功率因數(shù)校正基本拓?fù)潆娐分蠷s與Rfb2之間，為待采樣的輸入電流Iin(t)。第三傳輸門(mén)107的輸入端接連接到功率因數(shù)校正基本拓?fù)潆娐分蠷fbi與Rfb2之間，為待采樣的輸入電壓Vin(t)。三個(gè)傳輸門(mén)的輸出端均接到A/D轉(zhuǎn)換電路110。與門(mén)108的輸入端與計(jì)數(shù)器103的輸出端連接，與門(mén)108輸出端連接到SR鎖存器109的復(fù)位端，僅當(dāng)計(jì)數(shù)器103輸出10時(shí)，與門(mén)108 輸出高電平。SR鎖存器109的輸出端ENadc與A/D轉(zhuǎn)換電路110連接，E^lie為A/D轉(zhuǎn)換電路 110的使能信號(hào)，在Clksample信號(hào)上升沿來(lái)臨時(shí)置位，在三路轉(zhuǎn)換完成時(shí)復(fù)位，由此控制A/ D轉(zhuǎn)換電路110的工作。A/D轉(zhuǎn)換電路110的數(shù)字值輸出端與所述第一移位寄存器111的 D輸入端相連，所述第一移位寄存器111、第二移位寄存器112、第三移位寄存器113是3個(gè)相同的D觸發(fā)器串連構(gòu)成，前一級(jí)D觸發(fā)器的同相輸出端與后一級(jí)D觸發(fā)器的D輸入端相連，第一移位寄存器111和第二移位寄存器112的同相輸出端同時(shí)還連接到所述補(bǔ)償算法邏輯電路2，第三移位寄存器113的輸出端連接到減法器114的負(fù)向端，所有移位寄存器的時(shí)鐘端都連接到所述狀態(tài)機(jī)102的時(shí)鐘標(biāo)志端Tfinisted。減法器114的同相輸入端連接有基準(zhǔn)參考信號(hào)VMf，減法器114的輸出端連接到所述補(bǔ)償算法邏輯電路2。補(bǔ)償算法邏輯電路 2有時(shí)鐘端和三個(gè)輸入端，其中，時(shí)鐘端與分頻器101第四輸出端輸出的補(bǔ)償算法邏輯電路時(shí)鐘信號(hào)clk。。mpmsat。d@連，第一輸入端與第一移位寄存器111同相輸出端相連，第二輸入端與第二移位寄存器寄存器112的同相輸出端相連，第三輸入端與減法器114的輸出端相連， 補(bǔ)償算法邏輯電路2的占空比指令輸出端與脈寬調(diào)制器電路3的輸入端相連。脈寬調(diào)制器電路3的時(shí)鐘端與分頻器第五輸出端輸出的脈寬調(diào)制器電路時(shí)鐘信號(hào)Clkffl連接，輸入端與補(bǔ)償算法邏輯電路2的占空比指令輸出端相連，輸出端給出PWM控制脈沖，PWM控制脈沖給到功率因數(shù)校正基本拓?fù)潆娐分蠱OS管的柵極，進(jìn)而實(shí)現(xiàn)功率因數(shù)校正功能。
圖3為現(xiàn)有技術(shù)數(shù)字功率因數(shù)校正控制器電路的結(jié)構(gòu)框圖，采用了三個(gè)獨(dú)立的模數(shù)轉(zhuǎn)換器進(jìn)行模數(shù)轉(zhuǎn)換。相較于圖1中本發(fā)明的結(jié)構(gòu)框圖，不難發(fā)現(xiàn)，采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的功率因數(shù)校正控制器電路結(jié)構(gòu)更為簡(jiǎn)單，從而有效減小了芯片的面積。
本發(fā)明的工作原理及工作過(guò)程
參看圖1和圖2，本發(fā)明為一種采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器，外部時(shí)鐘經(jīng)過(guò)分頻器產(chǎn)生Tfinishran clkADC和Clksapple, Clkfflc為A/D轉(zhuǎn)換電路的工作時(shí)鐘，Clksample為系統(tǒng)的采樣時(shí)鐘，Tfinished標(biāo)識(shí)每一次模數(shù)轉(zhuǎn)換結(jié)束。當(dāng)系統(tǒng)采樣信號(hào)Clksample 上升沿到來(lái)時(shí)，SR鎖存器置高，使得A/D轉(zhuǎn)換電路勢(shì)能信號(hào)E^rc為高電平，A/D轉(zhuǎn)換電路開(kāi)始工作，電路首先要對(duì)所需的輸入電壓Vin(t)、輸入電流Iin(t)和輸出電壓V。(t)進(jìn)行采樣， 三路待采樣信號(hào)分別接到三個(gè)傳輸門(mén)，三個(gè)傳輸門(mén)依次打開(kāi)，每次打開(kāi)時(shí)間為一次模數(shù)轉(zhuǎn)換的時(shí)間，傳輸門(mén)的開(kāi)關(guān)信號(hào)來(lái)自譯碼器電路，譯碼器對(duì)計(jì)數(shù)器產(chǎn)生的四種狀態(tài)進(jìn)行譯碼， 當(dāng)計(jì)數(shù)器輸出00時(shí)，表示對(duì)第一路信號(hào)進(jìn)行采樣和模數(shù)轉(zhuǎn)換，譯碼器輸出100，當(dāng)計(jì)數(shù)器輸出01時(shí)，表示對(duì)第二路信號(hào)進(jìn)行采樣和模數(shù)轉(zhuǎn)換，譯碼器輸出010，當(dāng)計(jì)數(shù)器輸出11時(shí)，表示對(duì)第三路信號(hào)進(jìn)行采樣和模數(shù)轉(zhuǎn)換，譯碼器輸出001，當(dāng)計(jì)數(shù)器輸出10時(shí)，表示三路信號(hào)轉(zhuǎn)換完成，譯碼器輸出100。而此時(shí)，計(jì)數(shù)器的輸出10經(jīng)與門(mén)將SR鎖存器復(fù)位，ENadc為低電平，A/D轉(zhuǎn)換電路關(guān)斷。A/D轉(zhuǎn)換電路的輸出接到第一移位寄存器，三個(gè)移位寄存器為三個(gè)相同的D觸發(fā)器，前一級(jí)D觸發(fā)器的同相輸出端與后一級(jí)D觸發(fā)器的D輸入端相連，Tfinished 信號(hào)連接到移位寄存器的時(shí)鐘端，即每次模數(shù)轉(zhuǎn)換完成，移位寄存器進(jìn)行一次移位，三次完成后，三個(gè)移位寄存器中保存的即為模數(shù)轉(zhuǎn)換后的輸入電壓、輸入電流和輸出電壓的數(shù)字值Vin[n]、ijn]和V。[n]。補(bǔ)償算法邏輯電路在三次轉(zhuǎn)換完成之后讀取數(shù)字值，基準(zhǔn)參考信號(hào)Vref與V。[n]做差，送到補(bǔ)償算法邏輯電路，Vin[n]和ijn]也給到補(bǔ)償算法邏輯電路，補(bǔ)償算法邏輯電路輸出占空比指令d[n]給到脈寬調(diào)制器，脈寬調(diào)制器輸出PWM控制脈沖，PWM 控制脈沖給到功率因數(shù)校正基本拓?fù)潆娐飞?，進(jìn)而實(shí)現(xiàn)功率因數(shù)校正功能。
圖2中，Clksample為系統(tǒng)采樣時(shí)鐘，Clkcompensator為補(bǔ)償讀取模數(shù)轉(zhuǎn)換結(jié)果的控制時(shí)鐘，Tfinished為每次模數(shù)轉(zhuǎn)換結(jié)束標(biāo)志信號(hào)，ENad。為A/D轉(zhuǎn)換電路使能信號(hào)，Sel_V0(t),Sel_ Vin(t) m Sel_Iin(t)為 A/D 轉(zhuǎn)換電路輸入選擇信號(hào)，Shifit RegisterUShifit Register〗 和Siifit Registerf為三個(gè)移位寄存器。從圖中可以看出，每個(gè)系統(tǒng)采樣周期，分別對(duì)輸入電壓、輸入電流和輸出電壓進(jìn)行模數(shù)轉(zhuǎn)換，并存儲(chǔ)到三個(gè)移位寄存器中，每轉(zhuǎn)換完三路信號(hào)后，模數(shù)轉(zhuǎn)換電路便不再工作，直到下一個(gè)系統(tǒng)采樣時(shí)鐘上升沿到來(lái)。相比之下，圖4現(xiàn)有的技術(shù)方案中，使用三個(gè)獨(dú)立的模數(shù)轉(zhuǎn)換器分別對(duì)輸入電壓、輸入電流和輸出電壓進(jìn)行模數(shù)轉(zhuǎn)換，補(bǔ)償讀取之后，三個(gè)模數(shù)轉(zhuǎn)換器仍在不停工作，而這是不必要的。因此，本發(fā)明有效地降低了系統(tǒng)的功耗。
權(quán)利要求
1. 一種采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器，設(shè)有模數(shù)轉(zhuǎn)換電路、補(bǔ)償算法邏輯電路、脈寬調(diào)制器電路和功率因數(shù)校正基本拓?fù)潆娐?，其特征是模?shù)轉(zhuǎn)換電路包括分頻器、狀態(tài)機(jī)、計(jì)數(shù)器、譯碼器、與門(mén)、SR鎖存器、A/D轉(zhuǎn)換電路、 減法器、第一、第二、第三3個(gè)傳輸門(mén)以及由第一、第二、第三3個(gè)相同的々觸發(fā)器依次串聯(lián)構(gòu)成的第一、第二、第三3個(gè)移位寄存器，前一級(jí)々觸發(fā)器的同相輸出端與后一級(jí)々觸發(fā)器的々輸入端相連；分頻器的輸入端與外部時(shí)鐘連接，分頻器設(shè)有第一、第二、第三、第四及第五5個(gè)輸出端，分頻器的第一輸出端與狀態(tài)機(jī)的時(shí)鐘端相連，第二輸出端與57 鎖存器的置位端相連，第三輸出端與轉(zhuǎn)換電路的時(shí)鐘端連接，第四輸出端與補(bǔ)償算法邏輯電路的時(shí)鐘端連接，第五輸出端與脈寬調(diào)制器電路的時(shí)鐘端相連；狀態(tài)機(jī)的輸出端產(chǎn)生時(shí)鐘標(biāo)志信號(hào)分別與計(jì)數(shù)器的時(shí)鐘端及第一、第二、第三3個(gè)移位寄存器的時(shí)鐘端連接；計(jì)數(shù)器的一個(gè)輸出端分別連接譯碼器及與門(mén)的一個(gè)輸入端，計(jì)數(shù)器的另一個(gè)輸出端分別連接譯碼器及與門(mén)的另一個(gè)輸入端；譯碼器設(shè)有3個(gè)輸出端，分別連接第一、第二、第三傳輸門(mén)的開(kāi)關(guān)信號(hào)輸入端，第一、第二、第三傳輸門(mén)的輸入端分別連接功率因數(shù)校正基本拓?fù)潆娐分械妮敵鲭妷骸⑤斎腚娏?、輸入電壓待采樣信?hào)，第一、第二、第三傳輸門(mén)的輸出端均連接轉(zhuǎn)換電路；與門(mén)輸出端連接57 鎖存器的復(fù)位端，57 鎖存器的輸出端連接J/々轉(zhuǎn)換電路使能信號(hào)端，轉(zhuǎn)換電路的數(shù)字值輸出端與第一移位寄存器的々輸入端相連，第一移位寄存器和第二移位寄存器的同相輸出端還分別連接到補(bǔ)償算法邏輯電路3個(gè)輸入端中的2個(gè)輸入端，第三移位寄存器的輸出端連接減法器的負(fù)向端，減法器的同相輸入端連接基準(zhǔn)參考信號(hào)，減法器輸出端連接補(bǔ)償算法邏輯電路的第3個(gè)輸入端；補(bǔ)償算法邏輯電路的占空比指令輸出端與脈寬調(diào)制器電路的輸入端相連，脈寬調(diào)制器電路輸出/W控制脈沖至功率因數(shù)校正基本拓?fù)潆娐贰?br> 全文摘要
一種采用分時(shí)復(fù)用模數(shù)轉(zhuǎn)換器的數(shù)字功率因數(shù)校正控制器，設(shè)有模數(shù)轉(zhuǎn)換電路、補(bǔ)償算法邏輯電路、脈寬調(diào)制器電路和功率因數(shù)校正基本拓?fù)潆娐?，模?shù)轉(zhuǎn)換電路包括分頻器、狀態(tài)機(jī)、計(jì)數(shù)器、譯碼器、與門(mén)、SR鎖存器、A/D轉(zhuǎn)換電路、減法器、第一、第二、、第三3個(gè)傳輸門(mén)以及由第一、第二、第三3個(gè)相同的D觸發(fā)器依次串聯(lián)構(gòu)成的第一、第二、第三3個(gè)移位寄存器。依靠對(duì)一個(gè)模數(shù)轉(zhuǎn)換器的分時(shí)復(fù)用取代現(xiàn)有數(shù)字功率因數(shù)校正控制器中的三個(gè)模數(shù)轉(zhuǎn)換器，實(shí)現(xiàn)三路信號(hào)的模數(shù)轉(zhuǎn)換。在每個(gè)控制處理周期，只進(jìn)行三次轉(zhuǎn)換，其余時(shí)間模數(shù)轉(zhuǎn)換器不工作，簡(jiǎn)化了功率因數(shù)校正轉(zhuǎn)換器的電路設(shè)計(jì)，有效減小芯片面積，降低功耗。
文檔編號(hào)H03M1/10GK102510209SQ20111033479
公開(kāi)日2012年6月20日 申請(qǐng)日期2011年10月28日 優(yōu)先權(quán)日2011年10月28日
發(fā)明者孫偉鋒, 常昌遠(yuǎn), 徐申, 時(shí)龍興, 李鵬程, 陸生禮 申請(qǐng)人:東南大學(xué)