專利名稱：逐次逼近寄存器模數(shù)轉(zhuǎn)換器以及利用其的模數(shù)轉(zhuǎn)換方法
技術(shù)領(lǐng)域：
本發(fā)明涉及逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器(ADC)，更具體地說，涉及可以針對分辨率保持最佳操作時(shí)間并且可以通過提高響應(yīng)時(shí)間來提高穩(wěn)定性的SARADC，以及利用該SAR ADC的模數(shù)轉(zhuǎn)換方法。
背景技術(shù)：
本申請要求2010年12月10日提交的韓國專利申請No. 10-2010-0126553和2011年11月17日提交的韓國專利申請No. 10-2011-0119910的優(yōu)先權(quán)，此處以引證的方式并入
其內(nèi)容，就像在此進(jìn)行了完整闡述一樣。ADC是一種用于將模擬信號轉(zhuǎn)換成數(shù)字代碼的裝置。ADC對模擬信號進(jìn)行采樣，并且將采樣的模擬信號轉(zhuǎn)換成與所采樣的模擬信號的大小相對應(yīng)的數(shù)字代碼或數(shù)字信號。在ADC中，包括SAR的SAR ADC在從有效位順序地增大或減小的同時(shí)，對數(shù)字代碼進(jìn)行組合，并且將組合后的數(shù)字代碼與模擬信號進(jìn)行比較，以逼近模擬信號。典型的SAR ADC包括N比特(其中，N是等于或大于1的整數(shù))數(shù)模轉(zhuǎn)換器(DAC)和比較器。N比特DAC將N比特?cái)?shù)字代碼轉(zhuǎn)換成相對應(yīng)的模擬電壓。比較器將從N比特DAC產(chǎn)生的模擬電壓與輸入模擬信號進(jìn)行比較。如果所輸入的模擬信號大于模擬電壓，則比較器產(chǎn)生高電平信號，即，具有邏輯值為1的信號。如果模擬電壓大于或等于所輸入的模擬信號，則比較器產(chǎn)生低電平信號，即，具有邏輯值為0的信號。當(dāng)將輸入到N比特DAC的數(shù)字代碼的最高有效位(MSB)設(shè)置為邏輯值為1，并且將輸入模擬信號與從N比特DAC產(chǎn)生的模擬電壓進(jìn)行比較時(shí)，可以確定N比特?cái)?shù)字代碼的MSB。接著，在順序改變輸入到N比特DAC的數(shù)字代碼的后續(xù)比特的同時(shí)，重復(fù)上述比較過程，以確定與模擬信號相對應(yīng)的N比特?cái)?shù)字代碼。但是，這樣的常規(guī)SAR ADC包括起始級和用于重置產(chǎn)生MSB的數(shù)字信號的SR觸發(fā)器的反相門。起始信號START輸入到起始級，接著，起始信號START的相位經(jīng)過起始級在反相門中被反相，由此反相門產(chǎn)生重置信號RESET。當(dāng)重置信號RESET輸入到SR觸發(fā)器時(shí)，SR觸發(fā)器產(chǎn)生MSB的數(shù)字信號。在該情況下，如圖1所示，由于MSB的數(shù)字信號與起始信號START具有2個(gè)相位差，所以增加了操作時(shí)間。因此，難以在針對分辨率而優(yōu)化的時(shí)間中操作SAR，并且為了達(dá)到適用于該分辨率的相同操作時(shí)間，SAR遇到了諸如輸入到SAR的時(shí)鐘周期的快速提供的問題。而且，如圖2所示，常規(guī)DAC由二進(jìn)制加權(quán)電容器組成。由二進(jìn)制加權(quán)電容器組成的DAC具有比電阻器高的線性度，并且便于低功率設(shè)計(jì)。但是，隨著分辨率增大，具有最大尺寸的電容器和具有最小尺寸的電容器的比會突然增加。例如，在8比特DAC的情況下，與MSB相對應(yīng)的電容器的尺寸是最小電容器尺寸的1 倍。如果單元式電容器用于匹配特性，則需要256個(gè)電容器。由此，如果考慮到匹配而確定的電容器的尺寸很大，則增加了 DAC的總面積，由此集成惡化并且使電路復(fù)雜。

發(fā)明內(nèi)容
因此，本發(fā)明致力于基本上解決了由于相關(guān)技術(shù)的局限性和缺點(diǎn)而產(chǎn)生的一個(gè)或更多個(gè)問題的SAR ADC以及利用該SAR ADC的模數(shù)轉(zhuǎn)換方法。本發(fā)明的目的是提供一種可以通過提高響應(yīng)時(shí)間來針對分辨率維持最佳操作時(shí)間并且提高穩(wěn)定性的SAR ADC,以及利用該SAR ADC的模數(shù)轉(zhuǎn)換方法。本發(fā)明的其他優(yōu)點(diǎn)、目的以及特征的一部分在隨后的說明中進(jìn)行闡明，而一部分在由本領(lǐng)域普通技術(shù)人員研究了下面的內(nèi)容后會變得清楚，或者可以通過實(shí)施本發(fā)明而獲知。本發(fā)明的目的和其他優(yōu)點(diǎn)可以由在說明書及其權(quán)利要求書以及附圖中具體指出的結(jié)構(gòu)而實(shí)現(xiàn)并獲得。為了實(shí)現(xiàn)這些目的和其他優(yōu)點(diǎn)并且根據(jù)本發(fā)明的目的，如在這里實(shí)施的和廣泛描述的，一種逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器(ADC)包括采樣-保持放大器(SHA)，其用于采樣并且保持外部輸入的模擬電壓；比較器，其用于將采樣并且保持的模擬電壓的電平與和η比特相對應(yīng)的模擬信號的電平進(jìn)行比較，其中，η是不小于1的整數(shù)，并且根據(jù)比較結(jié)果產(chǎn)生比較信號；SAR邏輯電路，其用于響應(yīng)于所述比較信號，從最高有效位(MSB)到最低有效位(LSB)順序產(chǎn)生數(shù)字信號；數(shù)模轉(zhuǎn)換器(DAC)，其用于將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成所述模擬信號，并且向所述比較器提供所述模擬信號；以及輸出寄存器，其用于保持從所述MSB到所述LSB順序產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號，其中，一旦從外部接收到起始信號，所述逐次逼近寄存器邏輯電路就產(chǎn)生與所述起始信號相比具有1比特相位延遲的最高有效位的數(shù)字信號。SAR邏輯電路可以包括起始級，其用于接收所述比較信號并且使所述比較信號與所述時(shí)鐘信號同步；移位寄存器，其包括(η+1)個(gè)級聯(lián)級并且根據(jù)所述起始信號和所述時(shí)鐘信號順序產(chǎn)生第一至第(η+1)個(gè)移位脈沖；11個(gè)邏輯門，它們用于響應(yīng)于通過所述起始級順序產(chǎn)生的所述比較信號和所述第2個(gè)至(η+1)個(gè)移位脈沖，順序產(chǎn)生η個(gè)邏輯信號；以及逐次逼近寄存器，其用于順序接收所述第一至第η個(gè)移位脈沖和所述η個(gè)邏輯信號，并且從所述最高有效位至所述最低有效位順序產(chǎn)生所述η比特?cái)?shù)字信號。DAC可以具有c-2c梯級結(jié)構(gòu)并且具有這樣的構(gòu)造彼此串聯(lián)的至少一個(gè)開關(guān)元件和第一電容器連接至彼此串聯(lián)的多個(gè)第二電容器之間的連接節(jié)點(diǎn)，以與所述第二電容器并聯(lián)。所述多個(gè)邏輯門可以是用于響應(yīng)于通過所述起始級順序產(chǎn)生的所述比較信號和所述多個(gè)移位脈沖，順序產(chǎn)生多個(gè)邏輯積信號的多個(gè)AND門。在所述移位寄存器中所包括的所述(η+1)個(gè)級聯(lián)級的所述第一級可以是具有提供了設(shè)置電壓的輸入端子的D觸發(fā)器，所述第一級響應(yīng)于所述起始信號，向所述逐次逼近寄存器的第一移位寄存器觸發(fā)器提供所述多個(gè)移位脈沖中的與所述設(shè)置電壓相對應(yīng)的所述第一移位脈沖，并且所述第一移位寄存器觸發(fā)器與所述第一移位脈沖同步地產(chǎn)生與所述起始信號相比具有1比特相位延遲的所述最高有效位的所述數(shù)字信號。在本發(fā)明的另一方面，一種利用逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器(ADC)的模數(shù)轉(zhuǎn)換方法包括以下步驟采樣并且保持外部輸入的模擬電壓；將采樣并且保持的模擬電壓的電平與和η比特相對應(yīng)的模擬信號的電平進(jìn)行比較，其中，η是不小于1的整數(shù)，并且根據(jù)比較結(jié)果產(chǎn)生比較信號；響應(yīng)于所述比較信號，從最高有效位(MSB)到最低有效位(LSB)順序產(chǎn)生數(shù)字信號；將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成所述模擬信號，并且產(chǎn)生所述模擬信號；以及保持從所述MSB到所述LSB順序產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號。順序產(chǎn)生數(shù)字信號的步驟可以包括一旦從外部接收到起始信號，就產(chǎn)生與所述起始信號相比具有1比特相位延遲的最高有效位的數(shù)字信號。順序產(chǎn)生數(shù)字信號的步驟可以包括接收所述比較信號并且使所述比較信號與所述時(shí)鐘信號同步；根據(jù)從外部接收的起始信號和所述時(shí)鐘信號順序產(chǎn)生第一至第(η+1)個(gè)移位脈沖；響應(yīng)于同步后的比較信號和所述第2至第(η+1)個(gè)移位脈沖順序產(chǎn)生η個(gè)邏輯信號；以及順序接收所述第一至第η個(gè)移位脈沖和所述η個(gè)邏輯信號，并且從最高有效位至最低有效位順序產(chǎn)生所述η比特?cái)?shù)字信號。將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成所述模擬信號并且產(chǎn)生所述模擬信號的步驟可以利用具有c-2c梯級結(jié)構(gòu)的DAC，其中，彼此串聯(lián)的至少一個(gè)開關(guān)元件和第一電容器連接至彼此串聯(lián)的多個(gè)第二電容器之間的連接節(jié)點(diǎn)，以與所述第二電容器并聯(lián)。產(chǎn)生與所述起始信號相比具有1比特相位延遲的最高有效位的數(shù)字信號的步驟可以包括向所述移位寄存器中包括的所述多個(gè)級聯(lián)級的第一級提供設(shè)置電壓；響應(yīng)于所述起始信號，向所述第一級提供與所述設(shè)置電壓相對應(yīng)的第一移位脈沖；以及響應(yīng)于所述第一移位脈沖和所述第一邏輯積信號，產(chǎn)生與所述起始信號相比具有1比特相位延遲的所述最高有效位的所述數(shù)字信號。應(yīng)當(dāng)理解，上文對本發(fā)明的概述與下文對本發(fā)明的詳述都是示例性和解釋性的，旨在提供對所要求保護(hù)的發(fā)明的進(jìn)一步理解。


附圖被包括進(jìn)來以提供對本發(fā)明的進(jìn)一步理解，其被并入且構(gòu)成本說明書的一部分，附圖示出了本發(fā)明的實(shí)施方式，并與說明書一起用于解釋本發(fā)明的原理。在附圖中圖1是示出了根據(jù)相關(guān)技術(shù)的SAR邏輯電路的操作方法的驅(qū)動波形圖；圖2是示出了根據(jù)相關(guān)技術(shù)的DAC的電路圖；圖3是示出了根據(jù)本發(fā)明的示例性實(shí)施方式的SAR ADC的框圖；圖4是示出了圖3中所示的SAR邏輯電路的框圖；圖5是示出了圖3中所示的DAC的電路圖；圖6是示出了圖4中所示的SAR邏輯電路的操作方法的驅(qū)動波形圖；圖7是示出了圖4中所示的SAR邏輯電路的操作方法的圖；以及圖8是示出了圖3中SAR ADC的η比特?cái)?shù)字信號確定方法的圖。
具體實(shí)施例方式現(xiàn)在將詳細(xì)描述本發(fā)明的示例性實(shí)施方式，其示例示出在附圖中。在可能的情況下，在整個(gè)附圖中將使用相同的附圖標(biāo)記表示相同或類似的部件。圖3是示出了根據(jù)本發(fā)明的示例性實(shí)施方式的SAR ADC的框圖。圖3的SAR ADC包括采樣-保持放大器(SHA) 2，其用于采樣并且保持外部輸入的模擬電壓Vin;比較器4，其用于將所采樣并且保持的模擬輸入電壓的電平與和與η比特相對應(yīng)的模擬輸出信號的電平進(jìn)行比較，并且根據(jù)比較結(jié)果產(chǎn)生比較信號C_out ；SAR邏輯電路6，其用于響應(yīng)于比較信號C_out從MSB到LSB順序產(chǎn)生數(shù)字信號；DAC10，其用于將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成與η比特相對應(yīng)的模擬輸出信號，并且向比較器4提供模擬輸出信號；以及輸出寄存器8，其用于保持從MSB到LSB順序產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號Outn。如上所述而構(gòu)造的SAR ADC可以還包括電源，其用于產(chǎn)生驅(qū)動組成元件(如，SHA2、比較器4、輸出寄存器8等)所需要的驅(qū)動電壓VDD和VSS，和向DAClO提供的基準(zhǔn)電壓Vref ；以及用于向SAR邏輯電路6提供至少一個(gè)時(shí)鐘信號CLK的時(shí)鐘發(fā)生器。另選地，如圖3所示，電源和時(shí)鐘發(fā)生器可以單獨(dú)被構(gòu)造為使得向SARADC提供電壓VDD、VSS和Vref以及至少一個(gè)時(shí)鐘信號CLK。SAR ADC的SHA 2對外部輸入的模擬電壓Vin進(jìn)行采樣，保持并且放大所采樣的電壓，以不使所采樣的電壓失真，并且產(chǎn)生所采樣并且保持的模擬輸入電壓Vh。SHA2主要用于采樣并且保持高分辨率模擬圖形信號，并且包括至少一個(gè)電容器、放大電路和開關(guān)元件。比較器4將所采樣并且保持的模擬輸入信號Vh的電平與和η比特相對應(yīng)的逐次輸入的模擬信號的電平進(jìn)行比較，并且根據(jù)比較結(jié)果，產(chǎn)生高電平或低電平的比較信號C_out。由于第一輸入模擬信號的電平與預(yù)設(shè)基準(zhǔn)電壓Vref的電平相對應(yīng)，所以其可以高于所保持的模擬電壓Vh。比較器4產(chǎn)生高電平或低電平的比較信號C_out，使得以至少1比特為單位順序輸入的模擬輸出信號D_v的電平等于所保持的模擬電壓Vh的電平。SAR邏輯電路6響應(yīng)于高電平或低電平的比較信號C_out，從MSB到LSB順序產(chǎn)生η預(yù)設(shè)比特的數(shù)字信號。具體地，如果外部輸入了起始信號，則SAR邏輯電路6響應(yīng)于從時(shí)鐘發(fā)生器產(chǎn)生的時(shí)鐘信號CLK和從比較器4產(chǎn)生的比較信號C_out，產(chǎn)生與起始信號相比具有1比特延遲的MSB的數(shù)字信號。所產(chǎn)生的MSB的數(shù)字信號提供給DAC10。接著，SAR邏輯電路6響應(yīng)于具有1比特相位延遲而輸入的時(shí)鐘信號CLK和比較信號C_out，產(chǎn)生與MSB相比具有1比特相位延遲的1比特?cái)?shù)字信號。這樣，SAR邏輯電路6響應(yīng)于從時(shí)鐘發(fā)生器產(chǎn)生的時(shí)鐘信號CLK和以至少1比特為單位從比較器4產(chǎn)生的高電平或低電平的比較信號C_out,從MSB至LSB順序產(chǎn)生預(yù)設(shè)η比特的數(shù)字信號。后面將詳細(xì)描述SAR邏輯電路6。DAClO將以至少1比特為單位從SAR邏輯電路6順序輸入的數(shù)字信號轉(zhuǎn)換成與η比特相對應(yīng)的模擬輸出信號D_v。DAClO可以是具有經(jīng)簡化的電路構(gòu)造的小規(guī)模c-2c梯形DAC0在DAClO中，彼此串聯(lián)的至少一個(gè)開關(guān)元件和第一電容器并聯(lián)連接至彼此串聯(lián)的多個(gè)第二電容器之間的連接節(jié)點(diǎn)。DAClO根據(jù)以至少1比特為單位從SAR邏輯電路6順序輸入的數(shù)字信號，通過向第二電容器之間的連接節(jié)點(diǎn)提供地電壓VSS或基準(zhǔn)電壓Vref，產(chǎn)生與η比特相對應(yīng)的模擬輸出信號D_v。如上所述，與η比特相對應(yīng)的模擬輸出信號D_v的電平根據(jù)從SAR邏輯電路6順序輸入的數(shù)字信號而變化。因此，比較器4根據(jù)與η比特相對應(yīng)的順序輸入的模擬輸出信號D_v的電平與所保持的模擬輸入電壓Vh的電平的比較結(jié)果，產(chǎn)生比較信號C_out，由此使SAR邏輯電路6順序產(chǎn)生數(shù)字信號的后續(xù)比特。接著，重復(fù)這樣的處理DAC10根據(jù)順序產(chǎn)生的后續(xù)比特，再次產(chǎn)生與η比特相對應(yīng)的模擬輸出信號D_v，并且比較器4比較輸入的信號電平。結(jié)果，確定與所保持的模擬輸入電壓Vh相對應(yīng)的η比特?cái)?shù)字信號。輸出寄存器8順序保持通過SAR邏輯電路6從MSB到LSB產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號Outn。
圖4是示出了圖3中所示的SAR邏輯電路6的框圖。SAR邏輯電路6包括起始級SD，其用于從比較器4接收比較信號C_out并且使比較信號C_out與外部輸入的時(shí)鐘信號CLK同步；移位寄存器SR，其包括多個(gè)級DO至Dn，并且根據(jù)起始信號M和時(shí)鐘信號CLK，順序產(chǎn)生移位脈沖SO至Sn ；多個(gè)邏輯門AGl至AGn，其用于響應(yīng)于通過起始級SD和移位脈沖SO至Sn順序產(chǎn)生的比較信號C_out，順序產(chǎn)生邏輯信號；以及SAR，其用于順序接收移位脈沖SO至Sn以及邏輯信號，并且從MSB至LSB順序產(chǎn)生η比特?cái)?shù)字信號outn。起始信號SD可以由至少一個(gè)D觸發(fā)器組成。起始級SD使以至少1比特為單位順序輸入的比較信號C_out與外部輸入的時(shí)鐘信號CLK同步，并且以至少1比特周期(one-bitcycle)為單位順序產(chǎn)生比較信號。移位寄存器SR包括多個(gè)級聯(lián)的級DO至Dn，并且根據(jù)外部輸入的起始信號M和順序輸入的時(shí)鐘信號CLK，順序產(chǎn)生移位脈沖SO至Sn。多個(gè)級DO至Dn中的各個(gè)級可以由D觸發(fā)器構(gòu)成。D觸發(fā)器彼此級聯(lián)。如果輸入了起始信號St，則D觸發(fā)器根據(jù)依次提供的時(shí)鐘信號CLK順序移位起始信號St,并且產(chǎn)生多個(gè)移位脈沖SO至Sn。多個(gè)邏輯門AGl至A&i各可以是AND(與)門。反相門NG可以連接至起始級SD的比較信號C_out的輸出端子，以使比較信號C_out的相位反相。由AND門構(gòu)成的多個(gè)邏輯門AGl至AGn響應(yīng)于通過起始級SD和移位脈沖SO至Sn順序產(chǎn)生的順序輸入的相位反相了的比較信號(_0肚，順序產(chǎn)生邏輯積信號(product signal) 0SAR包括同時(shí)接收時(shí)鐘信號CLK的第一至第η個(gè)移位寄存器觸發(fā)器SRl至Sfoi。第一至第η個(gè)移位寄存器觸發(fā)器SRl至Sfoi被連接為與移位寄存器SR的多個(gè)級DO至Dn的相應(yīng)輸出端子相對應(yīng)，并且通過各第一輸入端子S接收相對應(yīng)的移位脈沖SO至Sn。第一至第η個(gè)移位寄存器觸發(fā)器SRl至Sfoi還被連接為與多個(gè)邏輯門AGl至AGn的相應(yīng)輸出端子相對應(yīng)，并且通過各第二輸入端子R接收相應(yīng)的邏輯信號。第一至第η個(gè)移位寄存器觸發(fā)器SRl至Sfoi響應(yīng)于依次提供的時(shí)鐘信號CLK，根據(jù)順序輸入的移位脈沖SO至Sn-I和邏輯信號，從MSB至LSB順序產(chǎn)生η比特?cái)?shù)字信號outn。圖5是示出了圖3中所示的DAClO的電路圖。圖5中的DAClO具有c-2c梯級結(jié)構(gòu)。在DAClO中，彼此串聯(lián)的至少一個(gè)開關(guān)元件和第一電容器C并聯(lián)連接至彼此串聯(lián)的多個(gè)第二電容器2C之間的連接節(jié)點(diǎn)。本發(fā)明的DAClO因?yàn)樽畲箅娙萜鞯碾娙荼扔啥M(jìn)制加權(quán)電容器組成的常規(guī)DAC的電容相對要小，所以可以減小其總面積。DAClO產(chǎn)生與η比特相對應(yīng)的模擬輸出信號D_v，模擬輸出信號D_v的電壓電平根據(jù)以至少1比特為單位從SAR邏輯電路6順序輸入的比特信號out_l至0ut_n而變化。即，c-2c梯級DAClO根據(jù)以至少1比特為單位從SAR邏輯電路6順序輸入的比特信號out_l和out_n,使地電壓VSS或基準(zhǔn)電壓Vref提供給第二電容器2C之間的連接節(jié)點(diǎn)，由此產(chǎn)生與η比特相對應(yīng)的模擬輸出信號D_v并且向比較器4提供與η比特相對應(yīng)的模擬輸出信號D_
Vo圖6是用于說明圖4中所示的SAR邏輯電路的操作方法的驅(qū)動波形圖。圖7是用于說明圖4中所示的SAR邏輯電路的操作方法的圖。在圖6和圖7中，作為一個(gè)示例描述12比特的SAR DAC，并且在圖7中，將描述從第12位開始的三個(gè)MSB的轉(zhuǎn)換過程。
參照圖4、圖6和圖7，當(dāng)起始信號M輸入到SAR邏輯電路6中包括的移位寄存器SR的第一級DO時(shí)，由提供給第一級DO的D輸入端子的設(shè)置電壓VDD來設(shè)置第一級DO。設(shè)置后的第一級DO向SAR的第一 SR觸發(fā)器SRl提供與設(shè)置電壓相對應(yīng)的高邏輯的第一移位脈沖SO。接著，SAR的第一 SR觸發(fā)器SRl與第一移位脈沖SO同步地產(chǎn)生MSB為“1”的數(shù)字
信號，并且其他SR觸發(fā)器SR2、SR3........SRn產(chǎn)生“0”的數(shù)字信號0ut_2、0ut_3........
out_n。即，SAR被初始化為100000000000的數(shù)字信號。在該情況下，如圖6所示，MSB的數(shù)字信號out_l與起始信號M具有1比特相位差。由此，因?yàn)镸SB的數(shù)字信號out_l和起始信號M具有一個(gè)比特相位差，所以與MSB的數(shù)字信號out_l和起始信號M之間具有2個(gè)比特相位差的常規(guī)技術(shù)相比，本發(fā)明可以減少操作時(shí)間。接著，從SAR產(chǎn)生的100000000000的數(shù)字信號提供給DAC10，并且DAClO將該數(shù)字
信號轉(zhuǎn)換成模擬輸出電壓D_v。由比較器4將模擬輸出電壓D_v與在SHA 2中采樣并保持的模擬輸入信號Vh進(jìn)行比較。作為比較結(jié)果，當(dāng)模擬輸入信號Vh大于或等于模擬輸出信號D_v時(shí)，比較器4產(chǎn)生高電平的比較信號C_out。高電平的比較信號C_out的相位經(jīng)由起始級SD在反相門NG中被反相，并且比較信號C_out被轉(zhuǎn)換成低電平的比較信號。當(dāng)?shù)碗娖降谋容^信號輸入到AND門AG時(shí)，AND門AG產(chǎn)生低電平，并且由此第一 SR觸發(fā)器SRl維持為“1”的比特的數(shù)字信號out_l。S卩，SAR通過一個(gè)反饋過程產(chǎn)生100000000000的數(shù)字信號。同時(shí)，作為比較結(jié)果，當(dāng)模擬輸入信號Vh小于模擬輸出信號D_v時(shí)，比較器4產(chǎn)生低電平的比較信號C_out。低電平的比較信號C_out的相位經(jīng)由起始級SD在反相門NG中被反相，并且比較信號C_out被轉(zhuǎn)換成高電平的比較信號。高電平的比較信號由AND門AG被轉(zhuǎn)換成高電平，并且提供給第一 SR觸發(fā)器的S端子。第一 SR觸發(fā)器SRl被復(fù)位，以產(chǎn)生值為“0”的MSB。S卩，SAR通過一個(gè)反饋過程產(chǎn)生000000000000的數(shù)字信號。然后，第一級DO的移位脈沖與時(shí)鐘信號CLK同步地移位到第二級Dl的D輸入端子。接著，SAR的第二 SR觸發(fā)器SR2與移位脈沖Sl同步地產(chǎn)生具有為“ 1”的比特的數(shù)字
信號out_2，并且其他SR觸發(fā)器產(chǎn)生具有為“0”的比特的數(shù)字信號out_3、out_4........
out_n。即，SAR產(chǎn)生被初始化為[110000000000]或W10000000000]的數(shù)字信號的數(shù)字信號。DAC10將[110000000000]或
的數(shù)字信號轉(zhuǎn)換成模擬輸出電壓D_
v.由比較器4將模擬輸出電壓D_v與SHA 2的模擬輸入信號Vh進(jìn)行比較。作為比較結(jié)果，當(dāng)模擬輸入信號Vh大于或等于模擬輸出信號D_v時(shí)，比較器4產(chǎn)生高電平的比較信號C_out。高電平的比較信號C_out的相位經(jīng)由起始級SD在反相門NG中被反相，并且比較信號C_out被轉(zhuǎn)換成低電平的比較信號。低電平的比較信號輸入到AND門AG2。AND門AG2產(chǎn)生低電平，并且由此第二 SR觸發(fā)器SR2維持為“1”的比特的數(shù)字信號。即，SAR產(chǎn)生110000000000或010000000000的數(shù)字信號。同時(shí)，作為比較結(jié)果，當(dāng)模擬輸入信號Vh小于模擬輸出信號D_v時(shí)，比較器4產(chǎn)生低電平的比較信號C_out。低電平的比較信號C_out的相位經(jīng)由起始級SD在反相門NG中被反相，并且比較信號C_out被轉(zhuǎn)換成高電平的比較信號。高電平的比較信號被AND門AG2轉(zhuǎn)換成高電平，并且第二 SR觸發(fā)器SR2被復(fù)位，以產(chǎn)生“0”位的數(shù)字信號。S卩，SAR產(chǎn)生 100000000000 或 000000000000 的數(shù)字信號。
這樣，SAR邏輯電路6響應(yīng)于從時(shí)鐘發(fā)生器順序輸入的時(shí)鐘信號和以至少1比特為單位從比較器4輸入的高電平或低電平的比較信號C_out，從MSB至LSB順序產(chǎn)生預(yù)設(shè)η 比特的數(shù)字信號。DAClO將以至少1比特為單位從SAR邏輯電路6順序輸入的數(shù)字信號轉(zhuǎn)換成與η比特相對應(yīng)的模擬輸出信號D_v。圖8是示出了圖3的SAR ADC的η比特?cái)?shù)字信號確定方法的圖。參照圖6和圖8，通過DAClO以至少1比特為單位產(chǎn)生的與η比特相對應(yīng)的模擬輸出信號D_v的電平根據(jù)SAR的順序輸入的數(shù)字信號outn而變化。比較器4將與η比特相對應(yīng)的順序輸入的模擬輸出信號D_v的電平與所保持的模擬輸入電壓Vh的電平進(jìn)行比較， 并且順序產(chǎn)生比較信號C_out。SAR邏輯電路6響應(yīng)于順序產(chǎn)生的比較信號C_out，順序產(chǎn)生數(shù)字信號的后續(xù)比特。DAClO響應(yīng)于順序產(chǎn)生的后續(xù)比特，產(chǎn)生與η比特相對應(yīng)的模擬輸出信號D_v，并且比較器4比較輸入信號電平，由此確定與所保持的模擬輸入電壓Vh的電平相對應(yīng)的η比特?cái)?shù)字信號outn。輸出寄存器8從MSB至LSB順序保持通過SAR邏輯電路6 順序產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號Outn。根據(jù)本發(fā)明的示例性實(shí)施方式的具有上述特征的SAR ADC以及利用該SARADC的模數(shù)轉(zhuǎn)換方法可以通過在沒有附加操作時(shí)間的情況下，僅在對于處理η比特所需的操作時(shí)間期間產(chǎn)生η比特?cái)?shù)字信號outn，維持針對分辨率的最佳操作時(shí)間。進(jìn)一步地，使用小型 c-2c梯級DAC，通過具有經(jīng)簡化的電路構(gòu)造的差動結(jié)構(gòu)，形成SARADC，由此減小噪聲影響。對于本領(lǐng)域技術(shù)人員來說顯而易見的是，可以在未偏離本發(fā)明的精神或范圍的情況下對本發(fā)明進(jìn)行各種修改和變化。因此，旨在本發(fā)明覆蓋本發(fā)明的落入所附權(quán)利要求書和它們的等同物的范圍之內(nèi)的修改和變型。
權(quán)利要求
1.一種逐次逼近寄存器模數(shù)轉(zhuǎn)換器，該逐次逼近寄存器模數(shù)轉(zhuǎn)換器包括采樣-保持放大器，其用于采樣并且保持外部輸入的模擬電壓；比較器，其用于將所采樣并且保持的模擬電壓的電平與和η比特相對應(yīng)的模擬信號的電平進(jìn)行比較，并且根據(jù)比較結(jié)果產(chǎn)生比較信號，其中，η是不小于1的整數(shù)；逐次逼近寄存器邏輯電路，其用于響應(yīng)于所述比較信號，從最高有效位到最低有效位順序產(chǎn)生數(shù)字信號；數(shù)模轉(zhuǎn)換器，其用于將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成所述模擬信號，并且向所述比較器提供所述模擬信號；以及輸出寄存器，其用于保持從所述最高有效位到所述最低有效位順序產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號，其中，一旦從外部接收到起始信號，所述逐次逼近寄存器邏輯電路就產(chǎn)生與所述起始信號相比具有1位比特相位延遲的最高有效位的數(shù)字信號。
2.根據(jù)權(quán)利要求1所述的逐次逼近寄存器模數(shù)轉(zhuǎn)換器，其中，所述逐次逼近寄存器邏輯電路包括起始級，其用于接收所述比較信號并且使所述比較信號與所述時(shí)鐘信號同步；移位寄存器，其包括(η+1)個(gè)級聯(lián)級并且根據(jù)所述起始信號和所述時(shí)鐘信號順序產(chǎn)生第一至第(η+1)個(gè)移位脈沖；η個(gè)邏輯門，它們用于響應(yīng)于通過所述起始級順序產(chǎn)生的所述比較信號和所述第2個(gè)至(η+1)個(gè)移位脈沖，順序產(chǎn)生η個(gè)邏輯信號；以及逐次逼近寄存器，其用于順序接收所述第一至第η個(gè)移位脈沖和所述η個(gè)邏輯信號，并且從所述最高有效位至所述最低有效位順序產(chǎn)生所述η比特?cái)?shù)字信號。
3.根據(jù)權(quán)利要求1所述的逐次逼近寄存器模數(shù)轉(zhuǎn)換器，其中，所述數(shù)模轉(zhuǎn)換器具有c-2c梯級結(jié)構(gòu)并且具有這樣的構(gòu)造彼此串聯(lián)的至少一個(gè)開關(guān)元件和第一電容器連接至彼此串聯(lián)的多個(gè)第二電容器之間的連接節(jié)點(diǎn)，以與所述第二電容器并聯(lián)。
4.根據(jù)權(quán)利要求2所述的逐次逼近寄存器模數(shù)轉(zhuǎn)換器，其中，所述η個(gè)邏輯門是用于響應(yīng)于通過所述起始級順序產(chǎn)生的所述比較信號和所述第2至第(η+1)個(gè)移位脈沖，順序產(chǎn)生η個(gè)邏輯積信號的η個(gè)與門。
5.根據(jù)權(quán)利要求4所述的逐次逼近寄存器模數(shù)轉(zhuǎn)換器，其中，在所述移位寄存器中所包括的所述(η+1)個(gè)級聯(lián)級的第一級是具有提供了設(shè)置電壓的輸入端子的D觸發(fā)器，其中，所述第一級響應(yīng)于所述起始信號，向所述逐次逼近寄存器的第一移位寄存器觸發(fā)器提供所述多個(gè)移位脈沖中的與所述設(shè)置電壓相對應(yīng)的第一移位脈沖，并且其中，所述第一移位寄存器觸發(fā)器與所述第一移位脈沖同步地產(chǎn)生與所述起始信號相比具有1比特相位延遲的所述最高有效位的所述數(shù)字信號。
6.一種利用逐次逼近寄存器模數(shù)轉(zhuǎn)換器的模數(shù)轉(zhuǎn)換方法，該模數(shù)轉(zhuǎn)換方法包括以下步驟采樣并且保持外部輸入的模擬電壓；將所采樣并且保持的模擬電壓的電平與和η比特相對應(yīng)的模擬信號的電平進(jìn)行比較，并且根據(jù)比較結(jié)果產(chǎn)生比較信號，其中，η是不小于1的整數(shù)；響應(yīng)于所述比較信號，從最高有效位到最低有效位順序產(chǎn)生數(shù)字信號；將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成所述模擬信號；以及保持從所述最高有效位到所述最低有效位順序產(chǎn)生的數(shù)字信號，以產(chǎn)生η比特?cái)?shù)字信號，其中，順序產(chǎn)生數(shù)字信號的步驟包括一旦從外部接收到起始信號，就產(chǎn)生與所述起始信號相比具有1比特相位延遲的最高有效位的數(shù)字信號。
7.根據(jù)權(quán)利要求6所述的模數(shù)轉(zhuǎn)換方法，其中，順序產(chǎn)生數(shù)字信號的步驟包括以下步驟接收所述比較信號并且使所述比較信號與所述時(shí)鐘信號同步；根據(jù)從外部接收的起始信號和所述時(shí)鐘信號順序產(chǎn)生第一至第(η+1)個(gè)移位脈沖；響應(yīng)于同步后的比較信號和所述第2至第(η+1)個(gè)移位脈沖，順序產(chǎn)生η個(gè)邏輯信號；以及順序接收所述第一至第η個(gè)移位脈沖和所述η個(gè)邏輯信號，并且從最高有效位至最低有效位順序產(chǎn)生所述η比特?cái)?shù)字信號。
8.根據(jù)權(quán)利要求7所述的模數(shù)轉(zhuǎn)換方法，其中，將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成所述模擬信號的步驟利用這樣的數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器具有c-2c梯式結(jié)構(gòu)，其中，彼此串聯(lián)的至少一個(gè)開關(guān)元件和第一電容器連接至彼此串聯(lián)的多個(gè)第二電容器之間的連接節(jié)點(diǎn)，以與所述第二電容器并聯(lián)。
9.根據(jù)權(quán)利要求8所述的模數(shù)轉(zhuǎn)換方法，其中，順序產(chǎn)生η個(gè)邏輯信號的步驟包括響應(yīng)于所述同步后的比較信號和所述第二至第(η+1)個(gè)移位脈沖，順序產(chǎn)生η個(gè)邏輯積信號。
10.根據(jù)權(quán)利要求9所述的模數(shù)轉(zhuǎn)換方法，其中，產(chǎn)生與所述起始信號相比具有1比特相位延遲的最高有效位的數(shù)字信號的步驟包括以下步驟向所述移位寄存器中包括的所述多個(gè)級聯(lián)級的第一級提供設(shè)置電壓，其中，所述第一級是D觸發(fā)器；響應(yīng)于所述起始信號，向所述第一級提供與所述設(shè)置電壓相對應(yīng)的第一移位脈沖；以及與所述第一移位脈沖同步地產(chǎn)生與所述起始信號相比具有1比特相位延遲的最高有效位的所述數(shù)字信號。
全文摘要
本發(fā)明涉及一種逐次逼近寄存器模數(shù)轉(zhuǎn)換器以及利用其的模數(shù)轉(zhuǎn)換方法。一種逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器(ADC)包括采樣并且保持外部輸入的模擬電壓的采樣-保持放大器(SHA)；將采樣并且保持模擬電壓的電平與和n比特相對應(yīng)的模擬信號的電平進(jìn)行比較并且根據(jù)比較結(jié)果產(chǎn)生比較信號的比較器；響應(yīng)于比較信號，從最高有效位(MSB)到最低有效位(LSB)順序產(chǎn)生數(shù)字信號的SAR邏輯電路；將順序產(chǎn)生的數(shù)字信號轉(zhuǎn)換成模擬信號并且提供給比較器的數(shù)模轉(zhuǎn)換器(DAC)；以及保持從MSB到LSB順序產(chǎn)生的數(shù)字信號以產(chǎn)生n比特?cái)?shù)字信號的輸出寄存器，其中，一旦從外部接收到起始信號，SAR邏輯電路就產(chǎn)生與起始信號相比具有1比特相位延遲的MSB的數(shù)字信號。
文檔編號H03M1/38GK102571094SQ20111040571
公開日2012年7月11日 申請日期2011年12月8日 優(yōu)先權(quán)日2010年12月10日
發(fā)明者姜亨遠(yuǎn) 申請人:樂金顯示有限公司