專(zhuān)利名稱(chēng)：一種函數(shù)信號(hào)發(fā)生裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于脈沖技術(shù)領(lǐng)域，尤其是關(guān)于脈沖寬度調(diào)制技術(shù)領(lǐng)域，具體來(lái)說(shuō)是關(guān)于一種函數(shù)信號(hào)發(fā)生裝置及方法。
背景技術(shù)：
在電子系統(tǒng)的測(cè)量、校驗(yàn)及維護(hù)中，函數(shù)信號(hào)發(fā)生器被廣泛采用。隨著電子技術(shù)的發(fā)展，對(duì)函數(shù)信號(hào)發(fā)生器的要求也逐漸提高，需要函數(shù)信號(hào)發(fā)生器能夠產(chǎn)生更為豐富的調(diào)制信號(hào)，這其中就包括近些年來(lái)在測(cè)量、通信、功率控制與變換等領(lǐng)域中得到廣泛應(yīng)用的脈沖寬度調(diào)制(PWM, Pulse Width Modulation)信號(hào)。PWM是一種對(duì)模擬信號(hào)電平進(jìn)行數(shù)字編碼的方法，脈沖的占空比被調(diào)制用來(lái)對(duì)一個(gè)具體模擬信號(hào)的電平進(jìn)行編碼。隨著電力電子技術(shù)、微電子技術(shù)和自動(dòng)控制技術(shù)的發(fā)展以及各種新的理論方法的應(yīng)用，出現(xiàn)了多種PWM控制技術(shù)，包括正弦波PWM法、硬件調(diào)制法、梯形波與三角波比較法等等。采用這些方法產(chǎn)生的PWM信號(hào)都是數(shù)字形式的，不適用于函數(shù)信號(hào)發(fā)生器?，F(xiàn)有技術(shù)中，基于DDS (直接頻率合成)技術(shù)的函數(shù)信號(hào)發(fā)生器都采用波表的方式生成任意波形，包括脈沖，其基本原理是將一個(gè)周期的脈沖存儲(chǔ)在波形存儲(chǔ)器中，然后以跳點(diǎn)的方式從這個(gè)波形存儲(chǔ)器中取出脈沖并輸出。這類(lèi)函數(shù)信號(hào)發(fā)生器沒(méi)有用于邊沿控制的模擬電路，只能通過(guò)修改波表來(lái)修改邊沿時(shí)間，這會(huì)耗用很多處理器資源，而且一般都不支持PWM輸出?，F(xiàn)有技術(shù)中，函數(shù)信號(hào)發(fā)生器輸出的脈沖信號(hào)的邊沿時(shí)間一般都是可以設(shè)置的，PWM信號(hào)作為一種特殊形式的脈沖，其邊沿時(shí)間也應(yīng)該是可以設(shè)置的。圖1是現(xiàn)有技術(shù) 提供的一種對(duì)脈沖的上升、下降邊沿時(shí)間的控制電路，控制電路利用電容對(duì)電壓具有的記憶性質(zhì)，通過(guò)控制對(duì)電容的充放電電流進(jìn)而控制電容輸出電壓的波形，如圖1所示，控制電路實(shí)現(xiàn)了對(duì)差分脈沖的上下沿時(shí)間的調(diào)整，對(duì)脈沖邊沿時(shí)間的調(diào)整過(guò)程如下:四個(gè)隧道二極管CR1、CR2、CR3、CR4構(gòu)成高速開(kāi)關(guān)切換網(wǎng)絡(luò)；三個(gè)電流源1:、
I2、ISM對(duì)電容充電；兩個(gè)場(chǎng)效應(yīng)管 \、Τ2構(gòu)成高速開(kāi)關(guān)，控制差分輸入信號(hào)的通斷。差分脈沖從ΥΙΝ+和Yin-輸入。當(dāng)輸入信號(hào)ΥΙΝ+的上升沿到來(lái)時(shí)，Yin-幅度下降。此時(shí)T1導(dǎo)通、T2關(guān)斷。電容C1放電，調(diào)整Yotit-的下降沿；電容C2充電，調(diào)整Yotit+的上升沿。電容充、放電時(shí)有如下的關(guān)系式:⑶=/ Idt，從這個(gè)公式中要計(jì)算出脈沖的邊沿時(shí)間比較困難，可以將流過(guò)電容的電流近似看作一個(gè)三角波，由此可得到脈沖上升、下降時(shí)間與脈沖幅度、充放電電流和電容之間的關(guān)系式為:T ^ 2CU/I。因此，改變電流源Ip 12、Isum和電容Cp C2的大小即可調(diào)整脈沖的上升、下降時(shí)間。為了以皮秒級(jí)的速度切換電容電路給高速脈沖的上、下邊沿充放電，圖1中的開(kāi)關(guān)切換網(wǎng)絡(luò)采用了隧道二極管，雖然速度快、工作頻率高，但熱穩(wěn)定性較差。在信號(hào)發(fā)生器中，邊沿時(shí)間是任意可設(shè)的，就圖1電路而言，只能通過(guò)兩種方式控制邊沿時(shí)間。(I)采用多級(jí)電容網(wǎng)絡(luò)代替圖1中的C1、C2，針對(duì)不同的邊沿時(shí)間，需要切換不同標(biāo)值的電容，控制起來(lái)較為復(fù)雜，只能用于邊沿時(shí)間的粗放控制；(2)修改電流源Ip 12、Isum的輸出電流，常用的一種做法是通過(guò)修改參考電壓來(lái)控制電流源的輸出電流，而參考電壓是由控制器通過(guò)數(shù)模轉(zhuǎn)換器來(lái)調(diào)整的。因此，采用圖1模擬器件組成的控制電路控制脈沖邊沿時(shí)間是比較復(fù)雜的，成本
較高，穩(wěn)定性差。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中邊沿控制電路調(diào)整PWM信號(hào)上下邊沿時(shí)間成本高、穩(wěn)定性差的問(wèn)題，本發(fā)明提供一種函數(shù)信號(hào)發(fā)生裝置及方法。本發(fā)明提供一種函數(shù)信號(hào)發(fā)生裝置，所述的函數(shù)信號(hào)發(fā)生裝置包括:偏移乘法器單元，用于接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量；脈寬加法器單元，用于接收所述的偏移量和初始脈寬，生成脈沖寬度閾值；周期計(jì)數(shù)器單元，用于在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果；比較器單元，用于接收所述的計(jì)數(shù)結(jié)果與所述的脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息；加減累加單元，用于接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累力口，得到累加計(jì)數(shù)值；數(shù)模轉(zhuǎn)換單元，用于接收所述的累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。本發(fā)明還提供一種函數(shù)信號(hào)發(fā)生方法，所述的函數(shù)信號(hào)發(fā)生方法包括:接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量；接收所述的偏移量和初始脈寬，生成脈沖寬度閾值；在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果；接收所述的計(jì)數(shù)結(jié)果與所述的脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息；接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值；接收所述的累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。本發(fā)明提供的一種函數(shù)信號(hào)發(fā)生裝置及方法，使PWM信號(hào)的各個(gè)調(diào)制參數(shù)，例如脈沖頻率、調(diào)制偏移、調(diào)制源；而且脈沖上下邊沿時(shí)間可以分別靈活設(shè)置。并且結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)容易、成本較低，無(wú)需專(zhuān)門(mén)的邊沿控制電路，也不會(huì)耗用處理器的資源修改波表。


此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明的限定。在附圖中:圖1是現(xiàn)有技術(shù)提供的一種對(duì)脈沖的上升、下降邊沿時(shí)間的控制電路。圖2是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖。圖3是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖。圖4是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖。圖5是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖。
圖6為本發(fā)明實(shí)施例提供的加減累加單元600的模塊圖。圖7是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法流程圖。圖8是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法流程圖。圖9是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法流程圖。圖10是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法流程圖。圖11為本發(fā)明實(shí)施例提供的加減累加方法的流程圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施方式和附圖，對(duì)本發(fā)明做進(jìn)一步詳細(xì)說(shuō)明。在此，本發(fā)明的示意性實(shí)施方式及其說(shuō)明用于解釋本發(fā)明，但并不作為對(duì)本發(fā)明的限定。本發(fā)明實(shí)施例提供一種函數(shù)信號(hào)發(fā)生裝置及方法，以下結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。實(shí)施例一目前市場(chǎng)上基于DDS(直接數(shù)字頻率合成，Direct Digital FrequencySynthesis)技術(shù)的函數(shù)信號(hào)發(fā)生器一般都采用DDS+DAC(數(shù)字模擬轉(zhuǎn)換器，Digital toAnalog Converter)的架構(gòu)。實(shí)現(xiàn)DDS功能的主要有三類(lèi)，數(shù)字信號(hào)處理器(DSP)、專(zhuān)用DDS芯片或者可編程邏輯陣列(FPGA)。專(zhuān)用DDS芯片的功能是無(wú)法修改的，而對(duì)于DSP、FPGA,可以很容易利用本發(fā)明實(shí)現(xiàn)PWM信號(hào)的輸出。本發(fā)明實(shí)施例提供的函數(shù)信號(hào)發(fā)生裝置主要采用“計(jì)數(shù)”的方式實(shí)現(xiàn)的，為基于DDS技術(shù)的函數(shù)信號(hào)發(fā)生器提供了一種產(chǎn)生PWM信號(hào)的方法，這類(lèi)信號(hào)發(fā)生器使用DDS+DAC輸出波形，不具有專(zhuān)門(mén)的脈沖邊沿調(diào)整電路。圖2是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖，如圖2所示，函數(shù)信號(hào)發(fā)生裝置200包括偏移乘法器單元201、脈寬加法器單元202、周期計(jì)數(shù)器單元203、比較器單元204、加減累加單元205和數(shù)模轉(zhuǎn)換單元206，其中:偏移乘法器單元201，用于接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量。在本發(fā)明實(shí)施例中，偏移乘法器單元201將調(diào)制源信號(hào)的幅度乘上調(diào)制偏移系數(shù)，以便將偏移量歸一化到脈沖寬度偏移量的范圍之內(nèi)。本發(fā)明實(shí)施例提供的函數(shù)信號(hào)發(fā)生裝置可用于產(chǎn)生PWM信號(hào)，除此之外，當(dāng)調(diào)制偏移系數(shù)為O時(shí)，函數(shù)信號(hào)發(fā)生裝置可以用于產(chǎn)生脈沖。脈寬加法器單元202，用于接收所述的偏移量和初始脈寬，生成脈沖寬度閾值。在本發(fā)明實(shí)施例中，脈寬加法器單元202將接收到的偏移量與初始脈寬相加，二者之和作為脈沖寬度閾值。隨著調(diào)制信號(hào)源幅度的改變，生成的脈沖寬度閾值也會(huì)隨之變化，即所謂脈沖寬度調(diào)制。周期計(jì)數(shù)器單元203，用于在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果。在本發(fā)明實(shí)施例中，當(dāng)調(diào)制開(kāi)始后，周期計(jì)數(shù)器單元203開(kāi)始從O計(jì)數(shù)，計(jì)數(shù)到一預(yù)定周期閾值后從O開(kāi)始重新計(jì)數(shù)，其中周期閾值決定了脈沖周期。比較器單元204，用于接收所述的計(jì)數(shù)結(jié)果與所述的脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息。在本發(fā)明實(shí)施例中，比較器單元204將周期計(jì)數(shù)器單元203的計(jì)數(shù)結(jié)果與脈寬加法器單元202生成的脈沖寬度閾值進(jìn)行比較，可以得到脈沖起始位置信息和脈沖結(jié)束位置信息，其中，脈沖起始位置表示脈沖要從低電平變化到高電平，也就意味著上升沿的到來(lái)，脈沖結(jié)束位置則表示下降沿的到來(lái)。加減累加單元205，用于接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值。在本發(fā)明實(shí)施例中，加減累加單元205是實(shí)現(xiàn)脈沖邊沿時(shí)間的關(guān)鍵模塊，不僅可以累加，也可以累減，加減累加單元205可以是一 N位累加器。對(duì)上升沿而言，當(dāng)脈沖起始位置信號(hào)到來(lái)時(shí)，加減累加單元205從O開(kāi)始，以上升沿控制字累加至溢出，溢出后累加器停止計(jì)數(shù)，保持為2N-1的累加值，而從O至溢出這段時(shí)間，就是脈沖上升沿時(shí)間。下降沿也是同樣道理，當(dāng)脈沖結(jié)束位置信號(hào)到來(lái)時(shí)，加減累加單元205從2n-1開(kāi)始，以下降沿控制字累減至溢出；溢出后累加器停止計(jì)數(shù)，保持為0，而從2N-1至溢出這段時(shí)間，就是脈沖下降沿時(shí)間。本發(fā)明中，加減累加單元205的位寬決定了脈沖周期、脈沖寬度和邊沿時(shí)間的范圍。由于現(xiàn)有FPGA的邏輯資源非常豐富，因此采用較寬位寬的計(jì)數(shù)器，就能獲得很大范圍的上述參數(shù)。當(dāng)加減累加單元205位寬為48位，主時(shí)鐘310的周期為10納秒，則脈沖上、下邊沿時(shí)間最多可達(dá)二百萬(wàn)秒。這是圖1現(xiàn)有技術(shù)中的模擬的邊沿調(diào)整電路所無(wú)法企及的。數(shù)模轉(zhuǎn)換單元206，用于接收所述的累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。在本發(fā)明實(shí)施例中，數(shù)模轉(zhuǎn)換單元206將加減累加單元205的計(jì)數(shù)值轉(zhuǎn)換為模擬量，也就產(chǎn)生了上下邊沿分別可設(shè)的PWM信號(hào)。圖3是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖，如圖3所示，函數(shù)信號(hào)發(fā)生裝置300包括模數(shù)轉(zhuǎn)換單元301、調(diào)制存儲(chǔ)器單元302、調(diào)制源選擇器單元303、偏移乘法器單元304、脈寬加法器單元305、周期計(jì)數(shù)器單元306、比較器單元307、加減累加單元308、數(shù)模轉(zhuǎn)換單元309和時(shí)鐘單元310，其中:時(shí)鐘單元310，為其它模塊提供主時(shí)鐘340，需要說(shuō)明的是，圖3中的所有單元均由時(shí)鐘單元310提供主時(shí)鐘，為清楚的體現(xiàn)圖3中其他單元的連接關(guān)系，此處的時(shí)鐘單元310與其他單元的連接關(guān)系并沒(méi)有在附3中一一畫(huà)出，因此圖3中的時(shí)鐘單元310的連接線路并不能作為對(duì)本發(fā)明的限定；模數(shù)轉(zhuǎn)換單元301，將模擬量的待調(diào)制信號(hào)311轉(zhuǎn)換為數(shù)字量312，以便于FPGA/DSP的處理；調(diào)制存儲(chǔ)器單元302，存儲(chǔ)的是某些標(biāo)準(zhǔn)的函數(shù)波形或者用于自定義的文件331，在調(diào)制前，根據(jù)用戶選擇，某個(gè)函數(shù)波形或者調(diào)制文件被寫(xiě)入到調(diào)制存儲(chǔ)器單元302中；調(diào)制源選擇器單元303，根據(jù)用戶的命令332選擇外部調(diào)制源312或者內(nèi)部調(diào)制源313 ；偏移乘法器單元304，將選擇后的調(diào)制源幅度314乘上調(diào)制偏移系數(shù)333，以便歸一化到脈沖寬度偏移量的范圍之內(nèi)；脈寬加法器單元305，將偏移量315加上初始脈寬334，二者之和作為脈沖寬度閾值316 ;隨著調(diào)制源幅度的改變，脈沖寬度閾值316也隨之變化，也就是所謂脈沖寬度調(diào)制了 ；周期計(jì)數(shù)器單元306，當(dāng)調(diào)制開(kāi)始后，周期計(jì)數(shù)器單元306以時(shí)鐘310開(kāi)始從O計(jì)數(shù)，計(jì)數(shù)到周期閾值335后從O開(kāi)始重新計(jì)數(shù)。周期閾值決定了脈沖周期；比較器單元307，將周期計(jì)數(shù)器單元306的計(jì)數(shù)結(jié)果317與脈寬閾值316作比較，可得到如下信息:脈沖起始位置318、脈沖結(jié)束位置318，脈沖起始位置表示脈沖要從低電平變化到高電平，也就意味著上升沿的到來(lái)，脈沖結(jié)束位置則表示下降沿的到來(lái)；加減累加單元308，是實(shí)現(xiàn)脈沖邊沿時(shí)間的關(guān)鍵模塊。對(duì)上升沿而言，當(dāng)脈沖起始位置信號(hào)到來(lái)時(shí)，N位累加器從O開(kāi)始，以上升沿控制字336累加至溢出；溢出后累加器停止計(jì)數(shù)，保持為2N-1的累加值。從O至溢出這段時(shí)間，就是脈沖上升沿時(shí)間。下降沿也是同樣道理，當(dāng)脈沖結(jié)束位置信號(hào)到來(lái)時(shí)，N位累加器從2n-1開(kāi)始，以下降沿控制字337累減至溢出；溢出后累加器停止計(jì)數(shù)，保持為O。從2N-1至溢出這段時(shí)間，就是脈沖下降沿時(shí)間。因?yàn)檫@個(gè)累加器不僅可以累加，也可以累減，所以稱(chēng)為加減累加器；數(shù)模轉(zhuǎn)換單元309，將加減累加器的計(jì)數(shù)值320轉(zhuǎn)換為模擬量，也就產(chǎn)生了上下邊沿分別可設(shè)的PWM信號(hào)。根據(jù)上述說(shuō)明，PWM信號(hào)的各個(gè)參數(shù)如下公式。PWM脈沖周期=時(shí)鐘310周期X周期閾值335(公式I)PWM脈沖寬度=調(diào)制源幅度314X偏移系數(shù)333+初始脈寬334 (公式2)PWM脈沖上升沿時(shí)間=時(shí)鐘310周期X2N+上升沿控制字336 (公式3)PWM脈沖上降沿時(shí)間=時(shí)鐘310周期X2N+下降沿控制字337 (公式4)假設(shè)作為載波的脈沖本身的寬度為PWtl,經(jīng)過(guò)調(diào)制后的脈寬偏移為PWdev,則隨著調(diào)制源幅度的變化，PWM信號(hào)的脈寬變化范圍是(PWq-PWdev) (PWQ+PWDEV)。因此，
`
PWM 初始脈寬=PW0-PWdev(公式 5)2 X PWdev =調(diào)制源幅度314的最大值X偏移系數(shù)333 (公式6)中央處理器根據(jù)上述六個(gè)公式，設(shè)置各個(gè)參數(shù)。圖4、5是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生裝置的模塊圖，如圖4、5所示，與函數(shù)信號(hào)發(fā)生裝置300不同之處在于，函數(shù)信號(hào)發(fā)生裝置400、500均不具有調(diào)制源選擇器單元303，僅具有模數(shù)轉(zhuǎn)換單元301和調(diào)制存儲(chǔ)器單元302其中之一，省去了用戶進(jìn)行選擇的步驟。通過(guò)上述公式1-6可以看出，時(shí)鐘310的周期對(duì)PWM信號(hào)的參數(shù)有很大影響，如果周期越小，即時(shí)鐘頻率越高，則產(chǎn)生的PWM信號(hào)的邊沿時(shí)間的精度也越高。但使用DSP或者FPGA來(lái)實(shí)現(xiàn)圖3所示的PWM電路時(shí)，無(wú)論DSP或者FPGA工作的主頻都是有限的。圖6為本發(fā)明實(shí)施例提供的加減累加單元600的模塊圖，如圖6所示，加減累加單元600采用并行結(jié)構(gòu)改善PWM信號(hào)的各個(gè)參數(shù)。加減累加單元600包括:至少兩個(gè)加減累加模塊601，用于接收脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，分別得到第一累加計(jì)數(shù)值。在本發(fā)明實(shí)施例中，加減累加單元600使用M個(gè)加減累加模塊601代替圖3中的單一的加減累加單元308，而且M個(gè)加減累加模塊601是并行工作的。單一的加減累加單元308每個(gè)時(shí)鐘周期只能計(jì)數(shù)一次；而對(duì)于M個(gè)加減累加模塊601，同樣的一個(gè)時(shí)鐘周期，卻能計(jì)數(shù)M次。并串轉(zhuǎn)換模塊602，用于將所述的至少兩個(gè)加減累加模塊生成的第一累加計(jì)數(shù)值轉(zhuǎn)換為一第二累加計(jì)數(shù)值并輸出至數(shù)模轉(zhuǎn)換單元309。
在本發(fā)明實(shí)施例中，M個(gè)加減累加模塊601的輸出經(jīng)過(guò)M:1的并串轉(zhuǎn)換模塊602轉(zhuǎn)換為一個(gè)輸出送給數(shù)模轉(zhuǎn)換單元309。PWM脈沖邊沿時(shí)間的計(jì)算公式為:PWM脈沖上升沿時(shí)間=(時(shí)鐘310周期+Μ) X 2N+上升沿控制字336 (公式I)與圖3對(duì)比，圖6相當(dāng)于用一個(gè)M倍頻率的高速時(shí)鐘進(jìn)行加減累加，脈沖上升沿時(shí)間的精度被提高M(jìn)倍。同理，脈沖下降沿時(shí)間的精度也被提高M(jìn)倍。由于FPGA的特點(diǎn)是邏輯資源豐富，但主頻不高，尤其是中、低端的FPGA，主頻一般不超過(guò)125MHz。但采用圖6所示的并行結(jié)構(gòu)，雖然多耗用一些邏輯資源，但可以極大的提高輸出波形的采樣率。假設(shè)主時(shí)鐘310的頻率為125MHz，采用并行的8個(gè)加減累加器，則輸出波形的采樣率達(dá)到1GHz。因此，即使是低成本FPGA，采用本發(fā)明產(chǎn)生PWM信號(hào)，也能達(dá)到高端信號(hào)發(fā)生器所具有的采樣率。而且，邊沿時(shí)間的精度也成倍提高。本發(fā)明實(shí)施例采用累加器、計(jì)數(shù)器產(chǎn)生脈沖邊沿可調(diào)的PWM信號(hào)，不用專(zhuān)門(mén)的脈沖邊沿調(diào)整電路，也無(wú)需波表存儲(chǔ)器，節(jié)省了大量的硬件資源。不僅成本低、結(jié)構(gòu)簡(jiǎn)單，而且實(shí)現(xiàn)、調(diào)試容易,加快了產(chǎn)品上市時(shí)間。本發(fā)明可以靈活設(shè)置PWM信號(hào)的參數(shù)，例如脈沖周期、邊沿時(shí)間、調(diào)制偏移、調(diào)制源等等，而且脈沖的上、下邊沿時(shí)間是分別可設(shè)的，因此本發(fā)明具有很高的靈活性。目前市場(chǎng)上的很多DDS信號(hào)發(fā)生器采用波表的方式產(chǎn)生脈沖，跳點(diǎn)取數(shù)的方式會(huì)造成脈沖有很大的周期抖動(dòng)。與之相比，本發(fā)明采用計(jì)數(shù)的方式產(chǎn)生脈沖，抖動(dòng)很小，約等于主時(shí)鐘的抖動(dòng)。本發(fā)明特別適合用FPGA實(shí)現(xiàn)，無(wú)需存儲(chǔ)脈沖波形的波形存儲(chǔ)器，也不用中央處理器耗用大量資源為了修改邊沿時(shí)間而重新配置波表；不僅PWM參數(shù)可靈活配置，且中央處理器只需告訴FPGA修改后的參數(shù)值，其余工作就讓以并行處理能力見(jiàn)長(zhǎng)的FPGA來(lái)實(shí)現(xiàn)。實(shí)施例二圖7是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法流程圖，如圖7所示，所述的函數(shù)信號(hào)發(fā)生方法包括:S701，接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量。在本發(fā)明實(shí)施例中，函數(shù)信號(hào)發(fā)生方法可應(yīng)用于一函數(shù)信號(hào)發(fā)生裝置，函數(shù)信號(hào)發(fā)生裝置將調(diào)制源信號(hào)的幅度乘上調(diào)制偏移系數(shù)，以便將偏移量歸一化到脈沖寬度偏移量的范圍之內(nèi)。本發(fā)明實(shí)施例提供的函數(shù)信號(hào)發(fā)生方法可用于產(chǎn)生PWM信號(hào)，除此之外，當(dāng)調(diào)制偏移系數(shù)為O時(shí)，函數(shù)信號(hào)發(fā)生裝置可以用于產(chǎn)生脈沖。S702，接收所述的偏移量和初始脈寬，生成脈沖寬度閾值。在本發(fā)明實(shí)施例中，函數(shù)信號(hào)發(fā)生裝置將接收到的偏移量與初始脈寬相加，二者之和作為脈沖寬度閾值。隨著調(diào)制信號(hào)源幅度的改變，生成的脈沖寬度閾值也會(huì)隨之變化，即所謂脈沖寬度調(diào)制。S703，在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果。在本發(fā)明實(shí)施例中，當(dāng)調(diào)制開(kāi)始后，函數(shù)信號(hào)發(fā)生裝置開(kāi)始從O計(jì)數(shù)，計(jì)數(shù)到一預(yù)定周期閾值后從O開(kāi)始重新計(jì)數(shù)，其中周期閾值決定了脈沖周期。S704，接收所述的計(jì)數(shù)結(jié)果與所述的脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息。在本發(fā)明實(shí)施例中，函數(shù)信號(hào)發(fā)生裝置將計(jì)數(shù)結(jié)果與生成的脈沖寬度閾值進(jìn)行比較，可以得到脈沖起始位置信息和脈沖結(jié)束位置信息，其中，脈沖起始位置表示脈沖要從低電平變化到高電平，也就意味著上升沿的到來(lái)，脈沖結(jié)束位置則表示下降沿的到來(lái)。S705，接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值。在本發(fā)明實(shí)施例中，對(duì)上升沿而言，當(dāng)脈沖起始位置信號(hào)到來(lái)時(shí)，函數(shù)信號(hào)發(fā)生裝置從O開(kāi)始，以上升沿控制字累加至溢出，溢出后停止計(jì)數(shù)，保持為2N-1的累加值，而從O至溢出這段時(shí)間，就是脈沖上升沿時(shí)間。下降沿也是同樣道理，當(dāng)脈沖結(jié)束位置信號(hào)到來(lái)時(shí)，函數(shù)信號(hào)發(fā)生裝置從2N-1開(kāi)始，以下降沿控制字累減至溢出；溢出后停止計(jì)數(shù)，保持為0，而從2N-1至溢出這段時(shí)間，就是脈沖下降沿時(shí)間。本發(fā)明中，函數(shù)信號(hào)發(fā)生裝置中加減累加單元的位寬決定了脈沖周期、脈沖寬度和邊沿時(shí)間的范圍。由于現(xiàn)有FPGA的邏輯資源非常豐富，因此采用較寬位寬的計(jì)數(shù)器，就能獲得很大范圍的上述參數(shù)。當(dāng)位寬為48位，主時(shí)鐘的周期為10納秒，則脈沖上、下邊沿時(shí)間最多可達(dá)二百萬(wàn)秒。這是圖1現(xiàn)有技術(shù)中的模擬的邊沿調(diào)整電路所無(wú)法企及的。S706，接收所述的累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。在本發(fā)明實(shí)施例中，函數(shù)信號(hào)發(fā)生裝置將計(jì)數(shù)值轉(zhuǎn)換為模擬量，也就產(chǎn)生了上下邊沿分別可設(shè)的PWM信號(hào)。圖8是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法流程圖，如圖8所示，所述的函數(shù)信號(hào)發(fā)生方法包括:S801，函數(shù)信號(hào)發(fā)生裝置提供主時(shí)鐘；S802,函數(shù)信號(hào)發(fā)生裝置將模擬量的待調(diào)制信號(hào)轉(zhuǎn)換為數(shù)字量，以便于FPGA/DSP的處理；S803，函數(shù)信號(hào)發(fā)生裝置存儲(chǔ)標(biāo)準(zhǔn)的函數(shù)波形或者用于自定義的文件，在調(diào)制前，根據(jù)用戶選擇，某個(gè)函數(shù)波形或者調(diào)制文件被寫(xiě)入到函數(shù)信號(hào)發(fā)生裝置中；S804，函數(shù)信號(hào)發(fā)生裝置根據(jù)用戶的命令選擇外部調(diào)制源或者內(nèi)部調(diào)制源；S805，函數(shù)信號(hào)發(fā)生裝置將選擇后的調(diào)制源幅度乘上調(diào)制偏移系數(shù)，以便歸一化到脈沖寬度偏移量的范圍之內(nèi)；S806，函數(shù)信號(hào)發(fā)生裝置將偏移量加上初始脈寬，二者之和作為脈沖寬度閾值；隨著調(diào)制源幅度的改變，脈沖寬度閾值也隨之變化，也就是所謂脈沖寬度調(diào)制了 ；S807,當(dāng)調(diào)制開(kāi)始后，函數(shù)信號(hào)發(fā)生裝置以時(shí)鐘開(kāi)始從O計(jì)數(shù)，計(jì)數(shù)到周期閾值后從O開(kāi)始重新計(jì)數(shù)。周期閾值決定了脈沖周期；S808，函數(shù)信號(hào)發(fā)生裝置將計(jì)數(shù)結(jié)果與脈寬閾值作比較，可得到如下信息:脈沖起始位置、脈沖結(jié)束位置，脈沖起始位置表示脈沖要從低電平變化到高電平，也就意味著上升沿的到來(lái)，脈沖結(jié)束位置則表示下降沿的到來(lái)；S809，函數(shù)信號(hào)發(fā)生裝置接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值。對(duì)上升沿而言，當(dāng)脈沖起始位置信號(hào)到來(lái)時(shí)，函數(shù)信號(hào)發(fā)生裝置從O開(kāi)始，以上升沿控制字累加至溢出；溢出后停止計(jì)數(shù)，保持為2N-1的累加值。從O至溢出這段時(shí)間，就是脈沖上升沿時(shí)間。下降沿也是同樣道理，當(dāng)脈沖結(jié)束位置信號(hào)到來(lái)時(shí)，函數(shù)信號(hào)發(fā)生裝置從2N-1開(kāi)始，以下降沿控制字累減至溢出；溢出后停止計(jì)數(shù)，保持為O。從2N-1至溢出這段時(shí)間，就是脈沖下降沿時(shí)間。函數(shù)信號(hào)發(fā)生裝置不僅可以累加，也可以累減；S810，函數(shù)信號(hào)發(fā)生裝置將累加的計(jì)數(shù)值轉(zhuǎn)換為模擬量，也就產(chǎn)生了上下邊沿分別可設(shè)的PWM信號(hào)。根據(jù)上述說(shuō)明，PWM信號(hào)的各個(gè)參數(shù)如下公式。PWM脈沖周期=時(shí)鐘周期X周期閾值(公式I)PWM脈沖寬度=調(diào)制源幅度X偏移系數(shù)+初始脈寬 (公式2)PWM脈沖上升沿時(shí)間=時(shí)鐘周期X2n+上升沿控制字(公式3)PWM脈沖上降沿時(shí)間=時(shí)鐘周期X2n+下降沿控制字(公式4)假設(shè)作為載波的脈沖本身的寬度為PWtl，經(jīng)過(guò)調(diào)制后的脈寬偏移為PWdev，則隨著調(diào)制源幅度的變化，PWM信號(hào)的脈寬變化范圍是(PWq-PWdev) (PWQ+PWDEV)。因此，PWM 初始脈寬=PW0-PWdev(公式 5)2 X PWdev =調(diào)制源幅度的最大值X偏移系數(shù)(公式6)
中央處理器根據(jù)上述六個(gè)公式，設(shè)置各個(gè)參數(shù)。圖9、10分別是本發(fā)明實(shí)施例提供的一種函數(shù)信號(hào)發(fā)生方法的流程圖，如圖9、10所示，與圖8所示的函數(shù)信號(hào)發(fā)生方法不同之處在于，圖9、10所示的函數(shù)信號(hào)發(fā)生方法均省去了步驟S804，并分別保留步驟S802和S803其中之一。通過(guò)上述公式1-6可以看出，時(shí)鐘的周期對(duì)PWM信號(hào)的參數(shù)有很大影響，如果周期越小，即時(shí)鐘頻率越高，則產(chǎn)生的PWM信號(hào)的邊沿時(shí)間的精度也越高。但使用DSP或者FPGA來(lái)實(shí)現(xiàn)圖8所示的PWM發(fā)生方法時(shí)，無(wú)論DSP或者FPGA工作的主頻都是有限的。圖11為本發(fā)明實(shí)施例提供的加減累加方法的流程圖，如圖11所示，加減累加方法采用將累加器并行以改善PWM信號(hào)的各個(gè)參數(shù)。加減累加方法包括:S1101，接收脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，分別得到至少兩個(gè)第一累加計(jì)數(shù)值。在本發(fā)明實(shí)施例中，函數(shù)信號(hào)發(fā)生裝置使用M個(gè)加減累加模塊代替單一的加減累加單元，而且M個(gè)加減累加模塊是并行工作的。單一的加減累加單元每個(gè)時(shí)鐘周期只能計(jì)數(shù)一次；而對(duì)于M個(gè)加減累加模塊，同樣的一個(gè)時(shí)鐘周期，卻能計(jì)數(shù)M次。S1102，將所述的至少兩個(gè)第一累加計(jì)數(shù)值轉(zhuǎn)換為一第二累加計(jì)數(shù)值并輸出。在本發(fā)明實(shí)施例中，M個(gè)加減累加模塊的輸出經(jīng)過(guò)M:1的并串轉(zhuǎn)換，轉(zhuǎn)換為一個(gè)輸出。PWM脈沖邊沿時(shí)間的計(jì)算公式為:PWM脈沖上升沿時(shí)間=(時(shí)鐘周期+Μ) X2n+上升沿控制字 (公式2)圖11所示的加減累加方法相當(dāng)于用一個(gè)M倍頻率的高速時(shí)鐘進(jìn)行加減累加，脈沖上升沿時(shí)間的精度被提高M(jìn)倍。同理，脈沖下降沿時(shí)間的精度也被提高M(jìn)倍。由于FPGA的特點(diǎn)是邏輯資源豐富，但主頻不高，尤其是中、低端的FPGA，主頻一般不超過(guò)125MHz。但采用圖11所示的并行加減累加方法，雖然多耗用一些邏輯資源，但可以極大的提高輸出波形的采樣率。假設(shè)主時(shí)鐘的頻率為125MHz，采用并行的8個(gè)加減累加器，則輸出波形的采樣率達(dá)到1GHz。因此，即使是低成本FPGA，采用本發(fā)明產(chǎn)生PWM信號(hào)，也能達(dá)到高端信號(hào)發(fā)生器所具有的采樣率。而且，邊沿時(shí)間的精度也成倍提高。
本發(fā)明實(shí)施例提供的函數(shù)信號(hào)發(fā)生方法采用累加器、計(jì)數(shù)器產(chǎn)生脈沖邊沿可調(diào)的PWM信號(hào)，不用專(zhuān)門(mén)的脈沖邊沿調(diào)整電路，也無(wú)需波表存儲(chǔ)器，節(jié)省了大量的硬件資源。不僅成本低、結(jié)構(gòu)簡(jiǎn)單，而且實(shí)現(xiàn)、調(diào)試容易，加快了產(chǎn)品上市時(shí)間。本發(fā)明實(shí)施例提供的函數(shù)信號(hào)發(fā)生方法可以靈活設(shè)置PWM信號(hào)的參數(shù)，例如脈沖周期、邊沿時(shí)間、調(diào)制偏移、調(diào)制源等等，而且脈沖的上、下邊沿時(shí)間是分別可設(shè)的，因此本發(fā)明具有很高的靈活性。目前市場(chǎng)上的很多DDS信號(hào)發(fā)生器采用波表的方式產(chǎn)生脈沖，跳點(diǎn)取數(shù)的方式會(huì)造成脈沖有很大的周期抖動(dòng)。與之相比，本發(fā)明采用計(jì)數(shù)的方式產(chǎn)生脈沖，抖動(dòng)很小，約等于主時(shí)鐘的抖動(dòng)。本發(fā)明特別適合用FPGA實(shí)現(xiàn)，無(wú)需存儲(chǔ)脈沖波形的波形存儲(chǔ)器，也不用中央處理器耗用大量資源為了修改邊沿時(shí)間而重新配置波表；不僅PWM參數(shù)可靈活配置，且中央處理器只需告訴FPGA修改后的參數(shù)值，其余工作就讓以并行處理能力見(jiàn)長(zhǎng)的FPGA來(lái)實(shí)現(xiàn)。以上所述的具體實(shí)施方式
，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的函數(shù)信號(hào)發(fā)生裝置包括: 偏移乘法器單元，用于接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量； 脈寬加法器單元，用于接收所述的偏移量和初始脈寬，生成脈沖寬度閾值； 周期計(jì)數(shù)器單元，用于在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果； 比較器單元，用于接收所述的計(jì)數(shù)結(jié)果與所述的脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息； 加減累加單元，用于接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值； 數(shù)模轉(zhuǎn)換單元，用于接收所述的累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。
2.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的偏移乘法器單元將所述的調(diào)制源信號(hào)和所述的調(diào)制偏移系數(shù)相乘，生成所述的偏移量。
3.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的脈寬加法器單元將所述的偏移量和所述的初始脈寬相加，生成所述的脈沖寬度閾值。
4.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的函數(shù)信號(hào)發(fā)生裝置還包括: 時(shí)鐘單元，用于提供時(shí)鐘信號(hào)；所述的周期計(jì)數(shù)器單元在調(diào)制開(kāi)始后開(kāi)始從O計(jì)數(shù)，計(jì)數(shù)到周期閥值后從O開(kāi)始重新計(jì)數(shù)。
5.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的函數(shù)信號(hào)發(fā)生裝置還包括: 模數(shù)轉(zhuǎn)換單元，用于接收待調(diào)制信號(hào)并轉(zhuǎn)換為數(shù)字量，生成外部調(diào)制源信號(hào)； 調(diào)制存儲(chǔ)器單元，用于存儲(chǔ)函數(shù)波形或者用于自定義的調(diào)制文件，生成內(nèi)部調(diào)制源信號(hào); 調(diào)制源選擇器單元，用于根據(jù)用戶的命令選擇外部調(diào)制源信號(hào)或者內(nèi)部調(diào)制源信號(hào)輸出。
6.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的函數(shù)信號(hào)發(fā)生裝置還包括: 模數(shù)轉(zhuǎn)換單元，用于接收待調(diào)制信號(hào)并轉(zhuǎn)換為數(shù)字量，生成調(diào)制源信號(hào)。
7.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的函數(shù)信號(hào)發(fā)生裝置還包括: 調(diào)制存儲(chǔ)器單元，用于存儲(chǔ)函數(shù)波形或者用于自定義的調(diào)制文件，生成調(diào)制源信號(hào)。
8.根據(jù)權(quán)利要求1所述的函數(shù)信號(hào)發(fā)生裝置，其特征在于，所述的加減累加單元包括: 至少兩個(gè)加減累加模塊，用于接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，分別得到第一累加計(jì)數(shù)值； 并串轉(zhuǎn)換模塊，用于將所述的至少兩個(gè)加減累加模塊生成的第一累加計(jì)數(shù)值轉(zhuǎn)換為一第二累加計(jì)數(shù)值并輸出至所述的數(shù)模轉(zhuǎn)換單元。
9.一種函數(shù)信號(hào)發(fā)生方法，其特征在于，所述的函數(shù)信號(hào)發(fā)生方法包括: 接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量； 接收所述的偏移量和初始脈寬， 生成脈沖寬度閾值； 在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果；接收所述的計(jì)數(shù)結(jié)果與所述的脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息； 接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值； 接收所述的累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。
10.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，所述的接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量包括: 將所述的調(diào)制源信號(hào)和所述的調(diào)制偏移系數(shù)相乘，生成所述的偏移量。
11.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，所述的接收所述的偏移量和初始脈寬，生成脈沖寬度閾值包括: 將所述的偏移量和所述的初始脈寬相加，生成所述的脈沖寬度閾值。
12.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，在接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量之前，所述的方法還包括: 提供時(shí)鐘信號(hào)； 所述的在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果包括: 在調(diào)制開(kāi)始后開(kāi) 始從O計(jì)數(shù)，計(jì)數(shù)到周期閥值后從O開(kāi)始重新計(jì)數(shù)。
13.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，在接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量之前，所述的方法還包括: 接收待調(diào)制信號(hào)并轉(zhuǎn)換為數(shù)字量，生成外部調(diào)制源信號(hào)； 存儲(chǔ)函數(shù)波形或者用于自定義的調(diào)制文件，生成內(nèi)部調(diào)制源信號(hào)； 根據(jù)用戶的命令選擇外部調(diào)制源信號(hào)或者內(nèi)部調(diào)制源信號(hào)輸出。
14.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，在接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量之前，所述的方法還包括: 接收待調(diào)制信號(hào)并轉(zhuǎn)換為數(shù)字量，生成調(diào)制源信號(hào)。
15.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，在接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量之前，所述的方法還包括: 存儲(chǔ)函數(shù)波形或者用于自定義的調(diào)制文件，生成調(diào)制源信號(hào)。
16.根據(jù)權(quán)利要求9所述的函數(shù)信號(hào)發(fā)生方法，其特征在于，所述的接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值包括: 接收所述的脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，分別得到至少兩個(gè)第一累加計(jì)數(shù)值； 將所述的至少兩個(gè)第一累加計(jì)數(shù)值轉(zhuǎn)換為一第二累加計(jì)數(shù)值并輸出。
全文摘要
本發(fā)明是關(guān)于一種函數(shù)信號(hào)發(fā)生裝置及方法，所述的裝置包括偏移乘法器單元，用于接收調(diào)制源信號(hào)和調(diào)制偏移系數(shù)，生成偏移量；脈寬加法器單元，用于接收偏移量和初始脈寬，生成脈沖寬度閾值；周期計(jì)數(shù)器單元，用于在調(diào)制開(kāi)始后計(jì)數(shù)并生成計(jì)數(shù)結(jié)果；比較器單元，用于接收計(jì)數(shù)結(jié)果與脈沖寬度閾值并進(jìn)行比較，生成脈沖起始位置信息和脈沖結(jié)束位置信息；加減累加單元，用于接收脈沖起始位置信息和脈沖結(jié)束位置信息并進(jìn)行累加，得到累加計(jì)數(shù)值；數(shù)模轉(zhuǎn)換單元，用于接收累加計(jì)數(shù)值并轉(zhuǎn)換為模擬量，生成函數(shù)信號(hào)。
文檔編號(hào)H03K7/08GK103178814SQ20111043167
公開(kāi)日2013年6月26日 申請(qǐng)日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者丁新宇, 王悅, 王鐵軍, 李維森 申請(qǐng)人:北京普源精電科技有限公司