專利名稱：襯底選擇電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種襯底選擇電路，特別是涉及一種具有驅(qū)動(dòng)能力的襯底選擇電路。
背景技術(shù)：
襯底選擇電路廣泛應(yīng)用于模擬電路模塊里，尤其廣泛應(yīng)用于充電器電路、DC/DC升壓電路及升壓電荷泵電路中。圖1為現(xiàn)有技術(shù)中一種襯底選擇電路的電路示意圖。該襯底選擇電路結(jié)構(gòu)簡單，如圖1所示，PMOS晶體管MPl及MP2為選擇和驅(qū)動(dòng)管，MPl源極連接至充電電源Vchg以獲得電壓Vl，柵極連接至一電池電源Vbat以獲得電壓V2，MP2源極連接至電池電源Vbat以獲得電壓V2，柵極連接至充電電源Vchg以獲得電壓VI，MPl與MP2漏極相連，均接至MPl及MP2之襯底，電容Cl及C2為兩個(gè)電源所加的解耦電容。對(duì)于這種襯底選擇電路，若Vl >V2，MP1管導(dǎo)通，MP2管截止，襯底連接的電壓Vx則為VI，若V2 > VI，則MPl管截止，MP2管導(dǎo)通，襯底連接的電壓Vx則為V2，可見，Vx為VI，V2兩者中選出的較高的一個(gè)。然而，雖然上述襯底選擇電路結(jié)構(gòu)簡單，卻存在如下缺點(diǎn):上述襯底選擇電路當(dāng)Vl和V2差別比較大時(shí)能做出正確選擇，但當(dāng)V1，V2差別不大且需要有驅(qū)動(dòng)能力時(shí)，不能做出正確選擇。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)存在的Vl和V2接近時(shí)襯底選擇電路不能作出正確選擇的缺點(diǎn)，本發(fā)明的主要目的在于提供一種襯底選擇電路，其可以在結(jié)構(gòu)相對(duì)簡單的情況下達(dá)到在Vl和V2接近時(shí)正確選擇的目的。為達(dá)上述及其它目的，本發(fā)明提供一種襯底選擇電路，用于將第一 PMOS晶體管與第二 PMOS晶體管之襯底連接至第一電壓及第二電壓之較高者，其至少包含:基準(zhǔn)電路，連接一第一電壓以產(chǎn)生一基準(zhǔn)電流；電流鏡電路，連接于該基準(zhǔn)電路以將該基準(zhǔn)電流鏡像獲得一較小的鏡像電流；以及電平位移電路，連接于該電流鏡電路、該第一電壓及一第二電壓，以在該鏡像電流作用下將該第一電壓及該第二電壓分別進(jìn)行電平位移后輸出至該第一 PMOS晶體管與該第
二PMOS晶體管之柵極。進(jìn)一步地，該基準(zhǔn)電路包括一電阻及第一NMOS晶體管，該第一NMOS晶體管柵漏互連，并通過該電阻接至該第一電壓，極與襯底接地。進(jìn)一步地，該電流鏡電路包括第二 NMOS晶體管與第三NMOS晶體管，該第二 NMOS晶體管與該第三NMOS晶體管柵極均接至第一 NMOS晶體管之漏極，漏極均接該電平位移電路，源極與襯底均接地。進(jìn)一步地，該第一 NMOS晶體管的尺寸大于該第二 NMOS晶體管與該第三NMOS晶體管的尺寸。
進(jìn)一步地，該電平位移電路包括第一偏置管及第二偏置管，該第一偏置管源極接該第一電壓，柵漏互連后與該電流鏡電路相連，并連接至該第二 PMOS晶體管之柵極以提供電平位移后之電壓，其襯底接至該第一 PMOS晶體管漏極以連接該第一電壓及該第二電壓之較高者；該第二偏置管源極接該第二電壓，柵漏互連后與該電流鏡電路相連，并連接至該第一 PMOS晶體管之柵極以提供電平位移后之電壓，其襯底接至該第一 PMOS晶體管漏極以連接該第一電壓及該第二電壓之較高者。進(jìn)一步地，該第一偏置管柵漏互連后連接至該電流鏡電路之第三NMOS晶體管的漏極，該第二偏置管柵漏互連后連接至該電流鏡電路之第二 NMOS晶體管的漏極。進(jìn)一步地，該電平位移電路包括第一二極管及第二二極管，該第一二極管正端接該第一電壓，負(fù)端與該電流鏡電路相連，并連接至該第二 PMOS晶體管之柵極，該第二二極管正端接至該第二電壓，負(fù)端與該電流鏡電路漏極相連，并連接至該第一 PMOS晶體管之柵極。進(jìn)一步地，該第一二極管負(fù)端接該電流鏡電路之第三NMOS晶體管漏極，該第二二極管負(fù)端接該電流鏡電路之第二 NMOS晶體管漏極。與現(xiàn)有技術(shù)相比，本發(fā)明一種襯底選擇電路通過電平位移電路將供選擇的兩個(gè)電壓進(jìn)行電平位移，使得供選擇的兩個(gè)電壓在接近時(shí)仍能選擇正確的襯底電壓，同時(shí)，本發(fā)明還通過電流鏡電路鏡像獲得較小的鏡像電流，并可設(shè)置其中NMOS晶體管的參數(shù)以使整個(gè)電路的靜態(tài)電流更小，降低了電路功耗，可見本發(fā)明具有輸入電壓范圍廣，面積小，結(jié)構(gòu)簡單，功耗低，驅(qū)動(dòng)能力大的優(yōu)點(diǎn)。


圖1為現(xiàn)有技術(shù)之襯底選擇電路的電路不意圖；圖2為本發(fā)明一種襯底選擇電路之第一較佳實(shí)施例的電路結(jié)構(gòu)不意圖；圖3為本發(fā)明一種襯底選擇電路之第二較佳實(shí)施例的電路結(jié)構(gòu)示意圖；圖4為現(xiàn)有技術(shù)的襯底選擇電路的選擇結(jié)果仿真示意圖；圖5為本發(fā)明之襯底選擇電路的選擇結(jié)果仿真示意圖。
具體實(shí)施例方式以下通過特定的具體實(shí)例并結(jié)合

本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。圖2為本發(fā)明一種襯底選擇電路之第一較佳實(shí)施例的電路結(jié)構(gòu)示意圖。如圖2所示，本發(fā)明之襯底選擇電路用于對(duì)第一 PMOS晶體管MPl及第二 PMOS晶體管MP2襯底所連接的電壓Vx進(jìn)行選擇，第一 PMOS晶體管MPl源極接第一電源，第二 PMOS晶體管MP2源極接第二電源，第一電源可以例如是充電電源Vchg，以提供第一電壓VI，第二電源可以例如是電池電源Vbat，以提供第二電壓V2，第一電壓Vl與第二電壓V2為本發(fā)明中供選擇的電壓，第一 PMOS晶體管MPl與第二 PMOS晶體管MP2漏極相連，并均連接至第一 PMOS晶體管MPl與第二 PMOS晶體管MP2的襯底，以從第一電壓Vl與第二電壓V2中選擇較高者為襯底電壓Vx，具體來說，本發(fā)明之襯底選擇電路包括基準(zhǔn)電路201、電流鏡電路202以及電平位移電路203。其中基準(zhǔn)電路201連接第一電源以產(chǎn)生基準(zhǔn)電流Ib，第一電源可以例如是充電電源Vchg，以提供第一電壓VI，在本發(fā)明第一較佳實(shí)施例中，基準(zhǔn)電路201包括一電阻Rb及第一 NMOS晶體管麗I，第一 NMOS晶體管麗I柵漏互連，并通過電阻Rb接至充電電源Vchg正端，源極與襯底接地；電流鏡電路202連接于基準(zhǔn)電路201以將基準(zhǔn)電流鏡像獲得較小的鏡像電流，在本發(fā)明第一較佳實(shí)施例中，電流鏡電路202包括兩個(gè)NMOS鏡像管:第二 NMOS晶體管MN2與第三NMOS晶體管MN3，第二 NMOS晶體管MN2與第三NMOS晶體管MN3柵極接至第一 NMOS晶體管麗I之漏極，漏極接電平位移電路203，源極與襯底接地，較佳地，第一NMOS晶體管MNl的尺寸取得大一些，第二 NMOS晶體管MN2，與第二 NMOS晶體管MN3尺寸取得小一些，如，第二 NMOS晶體管MN2，與第二 NMOS晶體管MN3的寬長比為1，而第一 NMOS晶體管麗I的寬長比為10，這樣可以使得整個(gè)電路的靜態(tài)電流更?。浑娖轿灰齐娐?03連接于電流鏡電路202、第一電源及第二電源，以在較小的鏡像電流作用下將第一電壓Vl及第二電壓V2分別進(jìn)行電平位移后輸出至第一 PMOS晶體管MPl與第二 PMOS晶體管MP2柵極，具體來說，電平位移電路203包括兩個(gè)偏置管:第一偏置管MBPl及第二偏置管MBP2,第一偏置管MBPl及第二偏置管MBP2均為PMOS晶體管，第一偏置管MBPl源極接第一電源以獲得第一電壓VI，柵漏互連后與第三NMOS晶體管麗3漏極相連，并連接至第二 PMOS晶體管MP2之柵極，以提供位移后電壓VI’，其襯底接至襯底電壓Vx，第二偏置管MBP2源極接第二電源以獲得第二電壓V2，柵漏互連后與第二 NMOS晶體管MN2漏極相連，并連接至第一 PMOS晶體管MPl之柵極，以提供位移后電壓V2’，其襯底接至襯底電壓Vx。在此需說明的是，在本發(fā)明之第一較佳實(shí)施例中，第一電容Cl連接至第一電源之正負(fù)端之間，第二電容C2連接至第二電源之正負(fù)端之間，第一電容Cl與第二電容C2為兩個(gè)供選擇的電源所加的解耦電容，在此不予贅述。以下將進(jìn)一步配合圖2說明本發(fā)明之原理:V1’為Vl經(jīng)過第一偏置管MBPl電平位移后的電壓，VI，去控制第二 PMOS晶體管MP2的柵極，其中VI，= V1-1dmbpi^Rmbpi, Idmpi為經(jīng)過麗3的鏡像電流，MBPl等效為一電阻，其阻值為Rmbpi, V2’為V2經(jīng)過第二偏置管MBP2電平位移后的電壓，V2’去控制第一 PMOS晶體管MPl的柵極，其中V2’ = V2-1DMBP2*RMBP2, Idmbp2為經(jīng)過麗2的鏡像電流，MBP2等效為一電阻，其阻值為Rmbp2，可見，VI’為Vl的線性調(diào)整，V2’為V2的線性調(diào)整，當(dāng)Vl > V2時(shí)，第一 PMOS晶體管MPl的源極電壓Vl大于柵極電壓V2’，MPl導(dǎo)通，Vx = VI，同時(shí)，MP2的源極電壓V2小于柵極電壓VI’，MP2截止，所選擇的襯底電壓Vx為Vl與V2中的較高者，反之亦然。圖3為本發(fā)明一種襯底選擇電路之第二較佳實(shí)施例的電路結(jié)構(gòu)示意圖，作為本發(fā)明之第二較佳實(shí)施例，與第一較佳實(shí)施例不同之處在于:本較佳實(shí)施例分別用第一二極管Dl及第二二極管D2取代第一偏置管MBPl及第二偏置管MBP2，即第一二極管Dl之正端接至第一電壓VI，負(fù)端與第三NMOS晶體管麗3漏極相連，并連接至第二 PMOS晶體管MP2之柵極，第二二極管D2之正端接至第二電壓V2，負(fù)端與第二 NMOS晶體管MN2漏極相連，并連接至第一 PMOS晶體管MPl之柵極。圖4為現(xiàn)有技術(shù)的襯底選擇電路的選擇結(jié)果仿真示意圖，圖5為本發(fā)明之襯底選擇電路的選擇結(jié)果仿真示意圖?？梢姡F(xiàn)有技術(shù)的襯底選擇電路在Vl與V2接近時(shí)無法選擇正確的襯底電壓Vx，而本發(fā)明的襯底選擇電路在Vl與V2接近時(shí)也能做出正確選擇。綜上所述，本發(fā)明一種襯底選擇電路通過電平位移電路將供選擇的兩個(gè)電壓進(jìn)行電平位移，使得供選擇的兩個(gè)電壓在接近時(shí)仍能選擇正確的襯底電壓，同時(shí)，本發(fā)明還通過電流鏡電路鏡像獲得較小的鏡像電流，并可設(shè)置其中NMOS晶體管的參數(shù)以使整個(gè)電路的靜態(tài)電流更小，因此本發(fā)明具有輸入電壓范圍廣，面積小，結(jié)構(gòu)簡單，功耗低，驅(qū)動(dòng)能力大的優(yōu)點(diǎn)。上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。
權(quán)利要求
1.一種襯底選擇電路，用于將第一 PMOS晶體管與第二 PMOS晶體管之襯底連接至第一電壓及第二電壓之較高者，其至少包含: 基準(zhǔn)電路，連接一第一電壓以產(chǎn)生一基準(zhǔn)電流； 電流鏡電路，連接于該基準(zhǔn)電路以將該基準(zhǔn)電流鏡像獲得一較小的鏡像電流；以及 電平位移電路，連接于該電流鏡電路、該第一電壓及一第二電壓，以在該鏡像電流作用下將該第一電壓及該第二電壓分別進(jìn)行電平位移后輸出至該第一 PMOS晶體管與該第二PMOS晶體管之柵極。
2.如權(quán)利要求1所述的襯底選擇電路，其特征在于:該基準(zhǔn)電路包括一電阻及第一NMOS晶體管，該第一 NMOS晶體管柵漏互連，并通過該電阻接至該第一電壓，極與襯底接地。
3.如權(quán)利要求2所述的襯底選擇電路，其特征在于:該電流鏡電路包括第二NMOS晶體管與第三NMOS晶體管，該第二 NMOS晶體管與該第三NMOS晶體管柵極均接至第一 NMOS晶體管之漏極，漏極均接該電平位移電路，源極與襯底均接地。
4.如權(quán)利要求3所述的襯底選擇電路，其特征在于:該第一NMOS晶體管的尺寸大于該第二 NMOS晶體管與該第三NMOS晶體管的尺寸。
5.如權(quán)利要求1所述的襯底選擇電路，其特征在于:該電平位移電路包括第一偏置管及第二偏置管，該第一偏置管源極接該第一電壓，柵漏互連后與該電流鏡電路相連，并連接至該第二 PMOS晶體管之柵極以提供電平位移后之電壓，其襯底接至該第一 PMOS晶體管漏極以連接該第一電壓及該第二電壓之較高者；該第二偏置管源極接該第二電壓，柵漏互連后與該電流鏡電路相連，并連接至該第一 PMOS晶體管之柵極以提供電平位移后之電壓，其襯底接至該第一 PMOS晶體管漏極以連接該第一電壓及該第二電壓之較高者。
6.如權(quán)利要求5所述的襯底選擇電路，其特征在于:該第一偏置管柵漏互連后連接至該電流鏡電路之第三NMOS晶體管的漏極，該第二偏置管柵漏互連后連接至該電流鏡電路之第二 NMOS晶體管的漏極。
7.如權(quán)利要求1所述的襯底選擇電路，其特征在于:該電平位移電路包括第一二極管及第二二極管，該第一二極管正端接該第一電壓，負(fù)端與該電流鏡電路相連，并連接至該第二PMOS晶體管之柵極，該第二二極管正端接至該第二電壓，負(fù)端與該電流鏡電路漏極相連，并連接至該第一 PMOS晶體管之柵極。
8.如權(quán)利要求7所述的襯底選擇電路，其特征在于:該第一二極管負(fù)端接該電流鏡電路之第三NMOS晶體管漏極，該第二二極管負(fù)端接該電流鏡電路之第二 NMOS晶體管漏極。
全文摘要
本發(fā)明公開了一種襯底選擇電路，用于將第一PMOS晶體管與第二PMOS晶體管之襯底連接至第一電壓及第二電壓之較高者，其至少包含基準(zhǔn)電路，連接一第一電壓以產(chǎn)生一基準(zhǔn)電流；電流鏡電路，連接于該基準(zhǔn)電路以將該基準(zhǔn)電流鏡像獲得一較小的鏡像電流；以及電平位移電路，連接于該電流鏡電路、該第一電壓及一第二電壓，以在該鏡像電流作用下將該第一電壓及該第二電壓分別進(jìn)行電平位移后輸出至該第一PMOS晶體管與該第二PMOS晶體管之柵極，本發(fā)明實(shí)現(xiàn)了在第一電壓與第二電壓接近時(shí)仍能選擇正確的襯底電壓的目的，同時(shí)本發(fā)明還具有輸入電壓范圍廣，面積小，結(jié)構(gòu)簡單，功耗低，驅(qū)動(dòng)能力大的優(yōu)點(diǎn)。
文檔編號(hào)H03K5/22GK103178830SQ201110440799
公開日2013年6月26日 申請(qǐng)日期2011年12月23日 優(yōu)先權(quán)日2011年12月23日
發(fā)明者陳敏, 蘇國彬, 劉迪軍 申請(qǐng)人:聯(lián)芯科技有限公司