專利名稱：一種d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路領(lǐng)域，具體涉及一種D觸發(fā)器。
背景技術(shù)：
現(xiàn)有高速d觸發(fā)器常采用圖1所示的電路結(jié)構(gòu)；該電路的工作原理是當(dāng)CK為‘1’ 時，D信號被采樣反相保存到M3管的漏極節(jié)點的寄生電容上；M4的漏極電壓這時為‘0’ ；M8 管的源極電壓為’ 1’。當(dāng)CK變?yōu)椤?’后，D信號就通過反相保存到M3管的漏極節(jié)點的寄生電容上的電壓傳遞到M4的漏極電壓上，這時M4的漏極電壓的高低反應(yīng)了輸入信號D的高低；M4的漏極電壓將D信號反相傳遞到M7的漏極，M7的漏極電壓和輸入D信號是反相的； M7的漏極電壓經(jīng)Mll和MlO組成的反相器反相傳遞到輸出端Q，輸出端Q電壓反應(yīng)了輸入信號D的高低；輸出端Q電壓經(jīng)M12和M13組成的反相器反相傳遞到輸出端NQ，輸出端 NQ電壓和輸入信號D是反相的。這樣便完成了 D觸發(fā)器的采樣輸出功能，該D觸發(fā)器是時鐘下降沿觸發(fā)的觸發(fā)器。這種觸發(fā)器的電路結(jié)構(gòu)復(fù)雜，并且從輸入D信號到D觸發(fā)器的反向輸出端NQ的路徑需要經(jīng)過五級，使得信號延遲較長。

實用新型內(nèi)容本實用新型為解決現(xiàn)有技術(shù)D觸發(fā)器結(jié)構(gòu)復(fù)雜并且信號延遲較長的問題，從而提供了一種電路結(jié)構(gòu)簡單、信號延遲較短的D觸發(fā)器。為解決上述技術(shù)問題，本實用新型提供如下技術(shù)方案一種D觸發(fā)器，包括第一反相器、帶有控制端的第二反相器，帶有控制端的第三反相器、第四反相器以及第五反相器；帶有控制端的第二反相器的輸出端連接帶有控制端的第三反相器的輸入端，帶有控制端的第三反相器的輸出端連接第四反相器的輸入端，第四反相器的輸出端連接第五反相器的輸入端，所述第四反相器的輸出為D觸發(fā)器的反相輸出端，第五反相器的輸出端為D觸發(fā)器的同相輸出端；D觸發(fā)器的時鐘信號連接第一反相器的輸入端，所述時鐘信號在第一電平時，時鐘信號控制帶有控制端的第二反相器將輸入信號鎖存至帶有控制端的第二反相器中，所述時鐘信號在第二電平時，時鐘信號控制帶有控制端的第三反相器將輸入信號鎖存至帶有控制端的第三反相器中。進一步地，帶有控制端的第二反相器包括依次串聯(lián)的第一開關(guān)、第一 NMOS管、第
一PMOS管和第二開關(guān)，第一 NMOS管和第一 PMOS管組成第二反相器，第二反相器的輸入端為帶有控制端的第二反相器的輸入端，第二反相器的輸出端為帶有控制端的第二反相器的輸出端，所述時鐘信號控制第一開關(guān)和第二開關(guān)同時導(dǎo)通和關(guān)斷。優(yōu)選地，所述第一開關(guān)為NMOS管。優(yōu)選地，所述第二開關(guān)為PMOS管。進一步地，帶有控制端的第三反相器包括依次串聯(lián)的第三開關(guān)、第二 NMOS管、第
二PMOS管和第四開關(guān)，第二 NMOS管和第二 PMOS管組成第三反相器，第三反相器的輸入端為帶有控制端的第三反相器的輸入端，第三反相器的輸出端為帶有控制端的第三反相器的輸出端，所述時鐘信號控制第三開關(guān)和第四開關(guān)同時導(dǎo)通和關(guān)斷。優(yōu)選地，所述第三開關(guān)為NMOS管。優(yōu)選地，所述第四開關(guān)為PMOS管。與現(xiàn)有技術(shù)相比，本實用新型具有如下有益效果本實用新型提供的一種D觸發(fā)器，根據(jù)時鐘信號所在的不同電平，分別將輸入信號鎖存在帶有控制端的第二反相器和帶有控制端的第三反相器中，然后經(jīng)過第四反相器和第五反相器輸出，這種電路結(jié)構(gòu)簡單，從輸入信號到D觸發(fā)器的反向輸出端只經(jīng)過了三級路徑，信號的延遲減小。

圖1是現(xiàn)有技術(shù)D觸發(fā)器電路原理圖。圖2是本實用新型第一實施例D觸發(fā)器電路原理圖。圖3是本實用新型第二實施例D觸發(fā)器電路原理圖。圖4是本實用新型實施例D觸發(fā)器符號示意圖。圖5是本實用新型實施例應(yīng)用D觸發(fā)器形成的二分頻器示意圖。圖6是本實用新型實施例應(yīng)用D觸發(fā)器形成的三分頻器示意圖。圖7是本實用新型實施例應(yīng)用D觸發(fā)器形成的可選擇四分頻器或五分頻器示意圖。圖8是圖7中簡化了的四分頻器示意圖。圖9是圖7中簡化了的五分頻器示意圖。
具體實施方式
為了使本實用新型所解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚明白，
以下結(jié)合附圖及實施例，對本實用新型進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。圖2是本實用新型第一實施例D觸發(fā)器電路原理圖；公開了一種D觸發(fā)器，包括 第一反相器U1、帶有控制端的第二反相器U2，帶有控制端的第三反相器U3、第四反相器U4 以及第五反相器TO ；帶有控制端的第二反相器U2的輸出端連接帶有控制端的第三反相器 U3的輸入端，帶有控制端的第三反相器的輸出端U3連接第四反相器U4的輸入端，第四反相器U4的輸出端連接第五反相器TO的輸入端，所述第四反相器U4的輸出為D觸發(fā)器的反相輸出端，第五反相器TO的輸出端為D觸發(fā)器的同相輸出端；D觸發(fā)器的時鐘信號連接第一反相器Ul的輸入端，所述時鐘信號CK在第一電平時，時鐘信號CK控制帶有控制端的第二反相器U2將輸入信號的反相信號鎖存至帶有控制端的第二反相器U2中，所述時鐘信號CK 在第二電平時，時鐘信號CK控制帶有控制端的第三反相器U3將輸入信號鎖存至帶有控制端的第三反相器U3中。根據(jù)時鐘信號CK所在的不同電平，分別將輸入信號鎖存在帶有控制端的第二反相器U2和帶有控制端的第三反相器U3中，然后經(jīng)過第四反相器U4和第五反相器U5輸出，這種電路結(jié)構(gòu)簡單，從輸入信號到D觸發(fā)器的反向輸出端只經(jīng)過了三級路徑， 信號的延遲減小。本實施例中，帶有控制端的第二反相器U2包括依次串聯(lián)的第一開關(guān)Si、第一 NMOS 管Mil、第一 PMOS管M12和第二開關(guān)S2，第一 NMOS管Mll和第一 PMOS管M12組成第二反相器，第二反相器的輸入端為帶有控制端的第二反相器U2的輸入端，第二反相器的輸出端為帶有控制端的第二反相器U2的輸出端，時鐘信號CK控制第一開關(guān)和第二開關(guān)同時導(dǎo)通和關(guān)斷。帶有控制端的第三反相器U3包括依次串聯(lián)的第三開關(guān)S3、第二 NMOS管M13、第二 PMOS管M14和第四開關(guān)S4，第二 NMOS管M13、和第二 PMOS管M14組成第三反相器，第三反相器的輸入端為帶有控制端的第三反相器U3的輸入端，第三反相器的輸出端為帶有控制端的第三反相器U3的輸出端，所述時鐘信號控制第三開關(guān)S3和第四開關(guān)S4同時導(dǎo)通和關(guān)斷。第一反相器Ul將時鐘信號CK反相輸出反相時鐘信號NCK，時鐘信號CK為高電平時，第一開關(guān)Sl和第二開關(guān)S2均斷開，第三開關(guān)S3和第四開關(guān)S4均導(dǎo)通；時鐘信號CK為低電平時，第一開關(guān)Sl和第二開關(guān)S2均導(dǎo)通，第三開關(guān)S3和第四開關(guān)S4均斷開。圖3是本實用新型第二實施例D觸發(fā)器電路原理圖；在圖2的基礎(chǔ)上，其中第一開關(guān)Sl為NMOS管，第二開關(guān)S2為PMOS管，第三開關(guān)S3為NMOS管，第四開關(guān)S4為PMOS管。 本實施例中時鐘信號控制第二開關(guān)S2和第三開關(guān)S3，第一反相器Ul輸出的時鐘信號的反信號控制第一開關(guān)Sl和第四開關(guān)S4。本實施例設(shè)定高點平表示為‘1’，低電平表示為‘0’。工作原理為當(dāng)時鐘信號CK 為‘0’時，輸入信號D被采樣反相信號保存到第一 NMOS管Mll的漏極節(jié)點的寄生電容上。 當(dāng)時鐘信號CK變?yōu)椤?’時，第一 NMOS管Mll的漏極電壓反相傳遞到第二 NMOS管M13的漏極，這時第二 NMOS管M13的漏極電壓反映了被采樣的輸入信號D;第二NMOS管M13的漏極電壓經(jīng)第四反相器U4反相傳遞到D觸發(fā)器的反相輸出端NQ，D觸發(fā)器的反相輸出端NQ 電壓和被采樣的輸入信號D反相；反相輸出端NQ電壓經(jīng)第五反相器TO反相傳遞到D觸發(fā)器的同相輸出端Q，同相輸出端Q電壓和被采樣的輸入信號D相同。該D觸發(fā)器的符號可以以圖4來表示，其中D為輸入信號，CK為時鐘信號，D觸發(fā)器的同相輸出端為Q，D觸發(fā)器的反相輸出端NQ。D觸發(fā)器還可以有很多應(yīng)用，圖5是本實用新型實施例應(yīng)用D觸發(fā)器形成的二分頻器示意圖。把D觸發(fā)器的反相輸出端NQ和D輸入端相連，同相輸出端Q輸出為時鐘信號 CK的二分頻信號。簡要工作原理為假設(shè)初始態(tài)反相輸出端NQ的初始態(tài)電壓為‘1’，時鐘信號CK第一上沿觸發(fā)后，同相輸出端Q端輸出為‘1’，反相輸出端NQ端輸出為‘0’；時鐘信號CK第二個上沿觸發(fā)后，同相輸出端Q輸出為‘0’，反相輸出端NQ端輸出為‘ 1’ ；時鐘信號 CK第三個上沿觸發(fā)后，同相輸出端Q輸出為‘1’，反相輸出端NQ輸出為‘0’，這時時鐘信號 CK經(jīng)過了兩周期，而同相輸出端Q輸出才經(jīng)歷一個周期，所以完成了二分頻功能。初始態(tài)反相輸出端NQ初始態(tài)電壓為‘0’也是一樣的道理，此處不再贅述。圖6是本實用新型實施例應(yīng)用D觸發(fā)器形成的三分頻器示意圖；第二 D觸發(fā)器12 和第三D觸發(fā)器13的時鐘端均連接時鐘信號CK，第二 D觸發(fā)器12的同相輸出端Q連接第三D觸發(fā)器13的輸入端，第二 D觸發(fā)器12的同相輸出端Q和第三D觸發(fā)器13的同相輸出端Q均連接第一與非門14的兩個輸入端，第一與非門14的輸出端連接第二 D觸發(fā)器12的輸入端，第二 D觸發(fā)器12的同相輸出端Q為二分頻器輸出端。假設(shè)第二 D觸發(fā)器12的Q 端初始態(tài)輸出為‘0’，第三D觸發(fā)器13的Q端輸出為‘0’，這樣，第二 D觸發(fā)器12的D端輸入就是‘1’。當(dāng)?shù)谝粋€時鐘信號CK上沿來后，第二 D觸發(fā)器12的Q端輸出為‘ 1’，第三D觸發(fā)器13的Q端輸出為‘0’，這樣，第二 D觸發(fā)器12的D端輸入就是‘ 1’。[0030]當(dāng)?shù)诙€時鐘CK上沿來后，第二 D觸發(fā)器12的Q端輸出為‘ 1’，第三D觸發(fā)器13 的Q端輸出為‘ 1’，這樣，第二 D觸發(fā)器12的D端輸入就是‘0’。當(dāng)?shù)谌齻€時鐘CK上沿來后，第二 D觸發(fā)器12的Q端輸出為‘0’，第三D觸發(fā)器13 的Q端輸出為‘ 1’，這樣，第二 D觸發(fā)器12的D端輸入就是‘ 1’。當(dāng)?shù)谒膫€時鐘CK上沿來后，第二 D觸發(fā)器12的Q端輸出為‘ 1’，第三D觸發(fā)器13 的Q端輸出為‘0’，這樣，第二 D觸發(fā)器12的D端輸入就是‘ 1’。這時可以看出，經(jīng)三個時鐘后，第二 D觸發(fā)器12的Q端輸出為‘ 1’，第三D觸發(fā)器 13的Q端輸出為‘0’，第二 D觸發(fā)器12的D端輸入就是‘1’的狀態(tài)重現(xiàn)了，也就是說這個電路是三分頻的電路。初始態(tài)為其他值時，工作原理相同，此處不再贅述。圖7是本實用新型實施例應(yīng)用D觸發(fā)器形成的可選擇四分頻器或五分頻器示意圖；第四D觸發(fā)器14、第五D觸發(fā)器15和第六D觸發(fā)器16的時鐘端均連接時鐘信號CK， 第四D觸發(fā)器14的同相輸出端Q連接第五D觸發(fā)器15的輸入端，第五D觸發(fā)器15的反相輸出端連接第二與非門17的一輸入端，第二與非門17的另一輸入端連接選擇信號sel，第二與非門17的輸出端連接第六D觸發(fā)器16的輸入端，第六D觸發(fā)器16的同相輸出端連接第三與非門18的一輸入端，第五D觸發(fā)器15的同相輸出端連接第三與非門18的另一輸入端，第三與非門18的輸出端連接第四D觸發(fā)器14的輸入端，第四D觸發(fā)器14的同相輸出端為該分頻器的輸出端。為簡化電路，當(dāng)sel為‘0’時，該分頻器為4分頻；簡化電路如圖8所示；第四D觸發(fā)器14的同相輸出端Q連接第五D觸發(fā)器15的輸入端，第五D觸發(fā)器15的反相輸出端連接第四D觸發(fā)器14的輸入端，第四D觸發(fā)器14的同相輸出端為該分頻器的輸出端。工作原理如下假設(shè)初始態(tài)第四D觸發(fā)器14的Q端輸出為‘0’，第五D觸發(fā)器15的Q端輸出為 ‘0’，這樣，第五D觸發(fā)器15的NQ端輸入就是‘ 1’。當(dāng)?shù)谝粋€時鐘CK上升沿到來后，第四D觸發(fā)器14的Q端輸出是‘1’，第五D觸發(fā)器15的Q端輸出為‘0’，第五D觸發(fā)器15的NQ端輸出為‘1’。當(dāng)?shù)诙€時鐘CK上升沿到來后，第四D觸發(fā)器14的Q端輸出是‘1’，第五D觸發(fā)器15的Q端輸出為‘1’，第五D觸發(fā)器15的NQ端輸出為‘0’。當(dāng)?shù)谌齻€時鐘CK上升沿到來后，第四D觸發(fā)器14的Q端輸出是‘0’，第五D觸發(fā)器15的Q端輸出為‘1’，第五D觸發(fā)器15的NQ端輸出為‘0’。當(dāng)?shù)谒膫€時鐘CK上升沿到來后，第四D觸發(fā)器14的Q端輸出是‘0’，第五D觸發(fā)器15的Q端輸出為‘0’，第五D觸發(fā)器15的NQ端輸出為‘ 1’。這時可以看出，經(jīng)四個時鐘后，第四D觸發(fā)器14的Q端輸出為‘0’，第五D觸發(fā)器15的Q端輸出為‘0’的狀態(tài)重現(xiàn)了， 也就是說這個電路是四分頻的電路。初始態(tài)為其他值時，工作原理相同，此處不再贅述。當(dāng)sel為‘1’時，該分頻器為5分頻，簡化電路如圖9所示；第四D觸發(fā)器14的同相輸出端Q連接第五D觸發(fā)器15的輸入端，第五D觸發(fā)器15的同相輸出端連接第三與非門18的一輸入端，第五D觸發(fā)器15的同相輸出端連接第六D觸發(fā)器16的輸入端，第六D 觸發(fā)器16的同相輸出端連接第三與非門18的另一輸入端，第三與非門18的輸出端連接第四D觸發(fā)器14的輸入端，第四D觸發(fā)器14的同相輸出端為該分頻器的輸出端。工作原理如下[0042]假設(shè)第四D觸發(fā)器14的Q端初始態(tài)輸出為‘0’，D觸發(fā)器b的Q端輸出為‘0’，D 觸發(fā)器E的Q端輸出為‘0’，這樣，第四D觸發(fā)器14的D端輸入就是‘ 1’。當(dāng)?shù)谝粋€時鐘CK上沿來后，第四D觸發(fā)器14的Q端輸出為‘1’，第五D觸發(fā)器15 的Q端輸出為‘0’，第六D觸發(fā)器16的Q端輸出為‘0’，這樣，第四D觸發(fā)器14的D端輸入就是‘1’。當(dāng)?shù)诙€時鐘CK上沿來后，第四D觸發(fā)器14的Q端輸出為‘ 1’，第五D觸發(fā)器15 的Q端輸出為‘ 1’，第六D觸發(fā)器16的Q端輸出為‘0’，這樣，第四D觸發(fā)器14的D端輸入就是‘1’。當(dāng)?shù)谌齻€時鐘CK上沿來后，第四D觸發(fā)器14的Q端輸出為‘ 1’，第五D觸發(fā)器15 的Q端輸出為‘1’，第六D觸發(fā)器16的Q端輸出為‘1’，這樣，第四D觸發(fā)器14的D端輸入就是‘0’。當(dāng)?shù)谒膫€時鐘CK上沿來后，第四D觸發(fā)器14的Q端輸出為‘0’，第五D觸發(fā)器15 的Q端輸出為‘1’，第六D觸發(fā)器16的Q端輸出為‘1’，這樣，第四D觸發(fā)器14的D端輸入就是‘0’。當(dāng)?shù)谖鍌€時鐘CK上沿來后，第四D觸發(fā)器14的Q端輸出為‘0’，第五D觸發(fā)器15 的Q端輸出為‘0’，第六D觸發(fā)器16的Q端輸出為‘ 1’，這樣，第四D觸發(fā)器14的D端輸入就是‘1’。當(dāng)?shù)诹鶄€時鐘CK上沿來后，第四D觸發(fā)器14的Q端輸出為‘ 1’，第五D觸發(fā)器15 的Q端輸出為‘0’，第六D觸發(fā)器16的Q端輸出為‘0’，這樣，第四D觸發(fā)器14的D端輸入就是‘1’。這時可以看出，經(jīng)五個時鐘后，第四D觸發(fā)器14的Q端輸出為‘ 1’，第五D觸發(fā)器 15的Q端輸出為‘0’，第六D觸發(fā)器16的Q端輸出為‘0’的狀態(tài)重現(xiàn)了，也就是說這個電路是五分頻的電路。初始態(tài)為其他值時，工作原理相同，此處不再贅述。以上所述僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本實用新型的保護范圍之內(nèi)。
權(quán)利要求1.一種D觸發(fā)器，其特征在于，包括第一反相器、帶有控制端的第二反相器，帶有控制端的第三反相器、第四反相器以及第五反相器；帶有控制端的第二反相器的輸出端連接帶有控制端的第三反相器的輸入端，帶有控制端的第三反相器的輸出端連接第四反相器的輸入端，第四反相器的輸出端連接第五反相器的輸入端，所述第四反相器的輸出為D觸發(fā)器的反相輸出端，第五反相器的輸出端為D觸發(fā)器的同相輸出端；D觸發(fā)器的時鐘信號連接第一反相器的輸入端，所述時鐘信號在第一電平時，時鐘信號控制帶有控制端的第二反相器將輸入信號的反相信號鎖存至帶有控制端的第二反相器中，所述時鐘信號在第二電平時， 時鐘信號控制帶有控制端的第三反相器將輸入信號鎖存至帶有控制端的第三反相器中。
2.根據(jù)權(quán)利要求1所述的D觸發(fā)器，其特征在于，帶有控制端的第二反相器包括依次串聯(lián)的第一開關(guān)、第一 NMOS管、第一 PMOS管和第二開關(guān)，第一 NMOS管和第一 PMOS管組成第二反相器，第二反相器的輸入端為帶有控制端的第二反相器的輸入端，第二反相器的輸出端為帶有控制端的第二反相器的輸出端，所述時鐘信號控制第一開關(guān)和第二開關(guān)同時導(dǎo)通和關(guān)斷。
3.根據(jù)權(quán)利要求2所述的D觸發(fā)器，其特征在于，所述第一開關(guān)為NMOS管。
4.根據(jù)權(quán)利要求2所述的D觸發(fā)器，其特征在于，所述第二開關(guān)為PMOS管。
5.根據(jù)權(quán)利要求1所述的D觸發(fā)器，其特征在于，帶有控制端的第三反相器包括依次串聯(lián)的第三開關(guān)、第二 NMOS管、第二 PMOS管和第四開關(guān)，第二 NMOS管和第二 PMOS管組成第三反相器，第三反相器的輸入端為帶有控制端的第三反相器的輸入端，第三反相器的輸出端為帶有控制端的第三反相器的輸出端，所述時鐘信號控制第三開關(guān)和第四開關(guān)同時導(dǎo)通和關(guān)斷。
6.根據(jù)權(quán)利要求5所述的D觸發(fā)器，其特征在于，所述第三開關(guān)為NMOS管。
7.根據(jù)權(quán)利要求5所述的D觸發(fā)器，其特征在于，所述第四開關(guān)為PMOS管。
專利摘要一種D觸發(fā)器，包括第一反相器U1、帶有控制端的第二反相器U2，帶有控制端的第三反相器U3、第四反相器U4以及第五反相器U5；D觸發(fā)器的時鐘信號連接第一反相器U1的輸入端，所述時鐘信號在第一電平時，時鐘信號控制帶有控制端的第二反相器U2將輸入信號的反相信號鎖存至帶有控制端的第二反相器U2中，所述時鐘信號在第二電平時，時鐘信號控制帶有控制端的第三反相器U3將輸入信號鎖存至帶有控制端的第三反相器中。根據(jù)時鐘信號所在的不同電平，分別將輸入信號鎖存在帶有控制端的第二反相器和帶有控制端的第三反相器中，然后經(jīng)過第四反相器和第五反相器輸出，這種電路結(jié)構(gòu)簡單，信號的延遲減小。
文檔編號H03K3/012GK202076992SQ20112017965
公開日2011年12月14日 申請日期2011年5月31日 優(yōu)先權(quán)日2011年5月31日
發(fā)明者傅璟軍, 劉輝, 胡文閣 申請人:比亞迪股份有限公司