專利名稱：延時單元電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路領(lǐng)域，具體而言，涉及一種延時單元電路。
背景技術(shù)：
隨著工藝的進(jìn)步，集成電路的發(fā)展趨勢是集成度越來越高，功耗越來越低。多芯片集成和低電源電壓將會使芯片遭受越來越嚴(yán)重的噪聲干擾。設(shè)計抗噪聲抗干擾的電路已經(jīng)成為了設(shè)計者必須面對的難題。許多IC芯片都需要使用延時電路。延時電路一般由一個或多個的延時單元組合而成，傳統(tǒng)的延時單元由電阻和電容搭配，來獲得所需要的RC延遲，然而一般受電源和地的噪聲影響較大。

實(shí)用新型內(nèi)容本實(shí)用新型提供一種延時單元電路，用以抑制電源和地噪聲對延時準(zhǔn)確度的影響。為達(dá)到上述目的，本實(shí)用新型提供了一種延時單元電路，其包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第一電容、第二電容、反相器、第一濾波電路和第二濾波電路，其中第一 PMOS管的源極與電源VDD相連接，第一 PMOS管的漏極與第二 PMOS管的源極相連接，第一 PMOS管的柵極與輸入電壓Vin相連接；第二 PMOS管的柵極與第一濾波電路相連接，第二 PMOS管的漏極分別與第二 NMOS 管的漏極和公共連接點(diǎn)相連接；第二 NMOS管的漏極與公共連接點(diǎn)相連接，第二 NMOS管的柵極與第二濾波電路相連接，第二 NMOS管的源極與第一 NMOS管的漏極相連接；第一 NMOS管的柵極與輸入電壓Vin相連接，第一 NMOS管的源極接地；第一電容的第一端與公共連接點(diǎn)相連接，第一電容的第二端與電源VDD相連接；第二電容的第一端與公共連接點(diǎn)相連接，第二電容的第二端接地；反相器的輸入端與公共連接點(diǎn)相連接。較佳的，第一濾波電路包括第一電阻和第三電容，其中第一電阻的第一端接地，第一電阻的第二端與第三電容的第一端相連接，第三電容的第二端與電源VDD相連接，第三電容的第一端與第二 PMOS管的柵極相連接。較佳的，第二濾波電路包括第二電阻和第四電容，其中第二電阻的第一端與電源VDD相連接，第二電阻的第二端與第四電容的第一端相連接，第四電容的第二端接地，第四電容的第一端與第二 NMOS管的柵極相連接。較佳的，第三電容與第一電容、第一電阻與第二 PMOS管、第四電容與第二電容、第一電阻與第一 NMOS管分別在同一量級上取值。在上述實(shí)施例中，當(dāng)電源和地產(chǎn)生噪聲時，由于第一濾波電路的存在，會過濾掉噪聲，使得上升沿延時受噪聲影響減??；同理，第二濾波電路也會使下降沿延時受噪聲影響減小，從而抑制了電源和地噪聲對延時準(zhǔn)確度的影響。

為了更清楚地說明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本實(shí)用新型一實(shí)施例的延時單元電路示意圖。
具體實(shí)施方式
下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有付出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。圖1為本實(shí)用新型一實(shí)施例的延時單元電路示意圖。如圖1所示，該延時單元電路包括第一 PMOS管ΜΡ0、第二 PMOS管MPl、第一 NMOS管ΜΝ0、第二 NMOS管MNl、第一電容 CO、第二電容Cl、反相器10、第一濾波電路和第二濾波電路，其中第一 PMOS管MPO的源極與電源VDD相連接，第一 PMOS管MPO的漏極與第二 PMOS 管MPl的源極相連接，第一 PMOS管MPO的柵極與輸入電壓Vin相連接；第二 PMOS管MPl的柵極與第一濾波電路相連接，第二 PMOS管MPl的漏極分別與第二 NMOS管麗1的漏極和公共連接點(diǎn)相連接；第二 NMOS管麗1的漏極與公共連接點(diǎn)相連接，第二 NMOS管麗1的柵極與第二濾波電路相連接，第二 NMOS管麗1的源極與第一 NMOS管MNO的漏極相連接；第一匪OS管麗0的柵極與輸入電壓Vin相連接，第一匪OS管麗0的源極接地；第一電容的第一端與公共連接點(diǎn)相連接，第一電容的第二端與電源VDD相連接；第二電容的第一端與公共連接點(diǎn)相連接，第二電容的第二端接地；反相器的輸入端與公共連接點(diǎn)相連接；第一濾波電路，用于在上升沿濾除電源和地對延時單元電路的噪聲；第二濾波電路，用于在下降沿濾除電源和地對延時單元電路的噪聲。第二 PMOS管MPl和第二 NMOS管麗1工作在深線性區(qū)，當(dāng)電阻使用(下文將第二 PMOS管MPl和第二 NMOS管MNl分別稱RPl和RNl)。深線性區(qū)電阻Ron = 1/k (Vgs-Vt)，其中k為與MOS管相關(guān)的常數(shù)，Vgs為MOS管的柵源電壓，Vt為MOS管的閾值電壓。對于圖1 實(shí)施例的電路，上升沿延時iTr約為RN1*(C0+C1)，下降沿延時Tf約為RP1*(C0+C1)。而已知Vgs對RPl和RNl影響很大，當(dāng)電源和地有噪聲時，如果Vgs受到此噪聲影響而產(chǎn)生變化，那么RC延時就會同樣產(chǎn)生變化。例如，B點(diǎn)作為MNl的柵極如果直接接電源，當(dāng)?shù)禺a(chǎn)生噪聲V0，VB = Vdd-VO，而在本實(shí)用新型的實(shí)施例中，由于第一濾波電路的存在，會過濾掉噪聲，使得VB仍然為Vdd，故上升沿延時Tr受噪聲影響減小。同理，第二濾波電路也會使下降沿延時Tf受噪聲影響減小。在圖1實(shí)施例中，第一濾波電路包括第一電阻RO和第三電容C2，其中，第一電阻RO的第一端接地，第一電阻RO的第二端與第三電容C2的第一端相連接，第三電容C2的第二端與電源VDD相連接，第三電容C2的第一端與第二 PMOS管MPl的柵極相連接。第二濾波電路包括第二電阻Rl和第四電容R3，其中，第二電阻Rl的第一端與電源VDD相連接，第二電阻Rl的第二端與第四電容C3的第一端相連接，第四電容C3的第二端接地，第四電容C3的第一端與第二 NMOS管麗1的柵極相連接。當(dāng)電源和地有噪聲時，如果Vgs受到此噪聲影響而產(chǎn)生變化，那么RC延時就會同樣產(chǎn)生變化。例如，B點(diǎn)作為麗1的柵極如果直接接電源，當(dāng)?shù)禺a(chǎn)生噪聲V0，VB = Vdd-VO, 而在本實(shí)施例中，由于有Rl和C3存在，會過濾掉噪聲，使得VB仍然為Vdd，故上升沿延時 Tr受噪聲影響減小。同理，RO和C2也會使下降沿延時Tf受噪聲影響減小。例如，在圖1的實(shí)施例中，C2與C0、R0與MP1、C3與C1、R1與麗0分別在同一量級上取值，可以較好的減小電源和地噪聲對延時的影響。本領(lǐng)域普通技術(shù)人員可以理解附圖只是一個實(shí)施例的示意圖，附圖中的模塊或流程并不一定是實(shí)施本實(shí)用新型所必須的。本領(lǐng)域普通技術(shù)人員可以理解實(shí)施例中的裝置中的模塊可以按照實(shí)施例描述分布于實(shí)施例的裝置中，也可以進(jìn)行相應(yīng)變化位于不同于本實(shí)施例的一個或多個裝置中。上述實(shí)施例的模塊可以合并為一個模塊，也可以進(jìn)一步拆分成多個子模塊。最后應(yīng)說明的是以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案，而非對其限制； 盡管參照前述實(shí)施例對本實(shí)用新型進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解 其依然可以對前述實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本實(shí)用新型實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求1.一種延時單元電路，其特征在于，包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第一電容、第二電容、反相器、第一濾波電路和第二濾波電路，其中所述第一 PMOS管的源極與電源VDD相連接，所述第一 PMOS管的漏極與所述第二 PMOS 管的源極相連接，所述第一 PMOS管的柵極與輸入電壓Vin相連接；所述第二 PMOS管的柵極與所述第一濾波電路相連接，所述第二 PMOS管的漏極分別與所述第二 NMOS管的漏極和公共連接點(diǎn)相連接；所述第二 NMOS管的漏極與所述公共連接點(diǎn)相連接，所述第二 NMOS管的柵極與所述第二濾波電路相連接，所述第二 NMOS管的源極與所述第一 NMOS管的漏極相連接；所述第一 NMOS管的柵極與輸入電壓Vin相連接，所述第一 NMOS管的源極接地；所述第一電容的第一端與所述公共連接點(diǎn)相連接，所述第一電容的第二端與電源VDD 相連接；所述第二電容的第一端與所述公共連接點(diǎn)相連接，所述第二電容的第二端接地；所述反相器的輸入端與所述公共連接點(diǎn)相連接。
2.根據(jù)權(quán)利要求1所述的延時單元電路，其特征在于，所述第一濾波電路包括第一電阻和第三電容，其中所述第一電阻的第一端接地，所述第一電阻的第二端與所述第三電容的第一端相連接，所述第三電容的第二端與電源VDD相連接，所述第三電容的第一端與所述第二 PMOS管的柵極相連接。
3.根據(jù)權(quán)利要求1或2所述的延時單元電路，其特征在于，所述第二濾波電路包括第二電阻和第四電容，其中所述第二電阻的第一端與電源VDD相連接，所述第二電阻的第二端與所述第四電容的第一端相連接，所述第四電容的第二端接地，所述第四電容的第一端與所述第二 NMOS管的柵極相連接。
4.根據(jù)權(quán)利要求3所述的延時單元電路，其特征在于，所述第三電容與所述第一電容、 所述第一電阻與所述第二 PMOS管、所述第四電容與所述第二電容、所述第一電阻與所述第一 NMOS管分別在同一量級上取值。
專利摘要本實(shí)用新型公開了一種延時單元電路，其包括第一PMOS管，其源極與電源VDD相連接，其漏極與第二PMOS管的源極相連接，其柵極與輸入電壓Vin相連接；第二PMOS管，其柵極與第一濾波電路相連接，其漏極分別與第二NMOS管的漏極和公共連接點(diǎn)相連接；第二NMOS管，其漏極與公共連接點(diǎn)相連接，其柵極與第二濾波電路相連接，其源極與第一NMOS管的漏極相連接；第一NMOS管，其柵極與輸入電壓Vin相連接，其源極接地；第一電容，其第一端與公共連接點(diǎn)相連接，其第二端與電源VDD相連接；第二電容，其第一端與公共連接點(diǎn)相連接，其第二端接地；反相器，其輸入端與公共連接點(diǎn)相連接。
文檔編號H03K5/1252GK202221985SQ20112030900
公開日2012年5月16日 申請日期2011年8月23日 優(yōu)先權(quán)日2011年8月23日
發(fā)明者劉銘 申請人:北京兆易創(chuàng)新科技有限公司