專利名稱：一種實現(xiàn)多電源上電順序控制的裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及電學(xué)技術(shù)領(lǐng)域，特別是涉及一種實現(xiàn)多電源上電順序控制的裝置。
技術(shù)背景 在電子電路設(shè)計領(lǐng)域，經(jīng)常會遇到一個電路板中有多個電源的情況。為了使電路板每次上電之后能夠可靠地工作，要求多個電源之間有一個確定的上電時間順序。對于多數(shù)高速率的芯片，比如FPGA (Field-Programmable Gate Array,現(xiàn)場可編程門陣列)和CPU (Central Processing Unit，中央處理器)以及處理50M以上信號的芯片；一方面，為了提高芯片的處理速度，需要降低芯片的內(nèi)核工作電壓；另一方面，為了提高芯片的驅(qū)動能力，又需要提高芯片的輸入輸出電源(以下簡稱IO電源)的電壓。這就出現(xiàn)了同一芯片使用兩個或者多個電源的情況。在同一芯片使用多個電源的情況下，如果I0(Input/0utput,輸出/輸入)電源先于內(nèi)核工作電源上電，有可能使芯片出現(xiàn)閂鎖。芯片發(fā)生閂鎖之后，不但無法正常工作，更可能對芯片造成永久性損壞的嚴(yán)重后果。對于CPU來說，除了有上述IO電源和內(nèi)核電源的上電順序要求之外，多個內(nèi)核電源之間的上電順序也有嚴(yán)格要求。有的CPU對上電順序的要求達(dá)到微秒(us)級別。傳統(tǒng)的多電源上電順序控制電路設(shè)計方法中，一般使用大的RC電路(Resistance Capacitance,電阻電容電路)再加上多級的晶體管或者M(jìn)OS (Mental-Oxide-Semiconductor,金屬-氧化物-半導(dǎo)體)場效應(yīng)晶體管來搭建延時電路。在電路設(shè)計階段，要計算每一級RC或者晶體管或者M(jìn)OS管的延時，再把這些延時累加來湊足電源所需要的延時，來滿足電源的的上電順序要求。這種傳統(tǒng)的做法有如下幾個明顯的缺陷I、計算繁瑣，設(shè)計復(fù)雜。需要獲取每一級RC電路和晶體管或者M(jìn)OS管的電路參數(shù)，對參數(shù)根據(jù)合理的精度進(jìn)行近似，然后逐級計算并累加；計算工作量很大；計算的工作量和復(fù)雜程度與電源的個數(shù)以及時延的大小成正比增長。2、設(shè)計誤差不好控制。受不同廠家器件參數(shù)的差異以及同一廠家器件參數(shù)之間離散性的影響，設(shè)計階段計算的結(jié)果跟實際測試結(jié)果的偏差很大，并且在設(shè)計階段幾乎無法得知這個偏差到底多大；如果這個偏差超出電源的上電要求，整個方案必須重新設(shè)計。3、電路可靠性差。電路經(jīng)過的級數(shù)與故障率成正比，級數(shù)越多，故障率越高。更為嚴(yán)重的是，對于某些大功率的電源，對所使用器件的額定工作電流要求很高，在器件選型的時候，降額不足的話很容易燒毀電源；如果降額大，對器件的要求就高，成本隨之提高。4、電路通用性差。電路的設(shè)計嚴(yán)重依賴于RC電路，晶體管或者M(jìn)OS管的器件參數(shù)，一旦源上電順序發(fā)生較大變化，整個多電源上電順序控制電路必須重新設(shè)計
實用新型內(nèi)容
[0011]本實用新型要解決的技術(shù)問題是提供一種實現(xiàn)多電源上電順序控制的裝置，用以解決現(xiàn)有技術(shù)中電路通用性可靠性差、設(shè)計復(fù)雜不好控制的問題。為解決上述技術(shù)問題，本實用新型提供一種實現(xiàn)多電源上電順序控制的裝置，所述裝置包括上電復(fù)位信號輸出單元，在電源電壓達(dá)到設(shè)定閾值后，設(shè)定時間內(nèi)向延時控制信號輸出單元輸出低電平上電復(fù)位信號，設(shè)定時間后向延時控制信號輸出單元輸出高電平復(fù)位結(jié)束信號；晶振，向所述延時控制信號輸出單兀輸出時鐘信號；延時控制信號輸出單兀,根據(jù)所述上電復(fù)位信號和時鐘信號，輸出若干路延時控制信號給若干個金屬氧化物半導(dǎo)體場效應(yīng)晶體管。進(jìn)一步，所述裝置還包括一個或多個直流電源轉(zhuǎn)換器，與所述金屬氧化物半導(dǎo)體場效應(yīng)晶體管連接。進(jìn)一步，所述延時控制信號輸出單元為復(fù)雜可編程邏輯器件CPLD。進(jìn)一步，所述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的延時控制信號輸入端設(shè)置有下拉電阻。本實用新型有益效果如下本實用新型裝置通過控制金屬氧化物半導(dǎo)體場效應(yīng)晶體管的開關(guān)時間，來實現(xiàn)多電源上電順序控制，使用器件少，且為常用器件，可靠性高；而且，可通過更換晶振和更改CPLD的設(shè)計來滿足不同的需求，通用性好；并且具有計算量小，設(shè)計簡單、精度高的優(yōu)點。

圖I是本實用新型實施例中一種實現(xiàn)多電源上電順序控制的裝置的結(jié)構(gòu)示意圖；圖2是圖I所示裝置的輸出電壓轉(zhuǎn)換電路；圖3是本實用新型實施例中再一種實現(xiàn)多電源上電順序控制的裝置的結(jié)構(gòu)示意圖；圖4是圖3所示裝置的輸出電壓轉(zhuǎn)換電路。
具體實施方式
為了解決現(xiàn)有技術(shù)中電路通用性可靠性差、設(shè)計復(fù)雜不好控制的問題，本實用新型提供了一種實現(xiàn)多電源上電順序控制的裝置，
以下結(jié)合附圖以及實施例，對本實用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不限定本實用新型。如圖I所示，本實用新型實施例涉及一種實現(xiàn)多電源上電順序控制的裝置，電源VCC33給上電復(fù)位信號輸出單元、晶振、延時控制信號輸出單元和NMOS管提供工作電源，并且電源VCC33在電路板中最先上電。電路的框架結(jié)構(gòu)如圖I所示上電復(fù)位信號輸出單元，在電源電壓達(dá)到設(shè)定閾值后，設(shè)定時間內(nèi)向延時控制信號輸出單元輸出低電平上電復(fù)位信號，設(shè)定時間后向延時控制信號輸出單元輸出高電平復(fù)位結(jié)束信號；上電復(fù)位信號輸出單元可以選用通用的看門狗芯片實現(xiàn)其功能。晶振，向所述延時控制信號輸出單兀輸出時鐘信號；[0030]延時控制信號輸出單兀,根據(jù)所述上電復(fù)位信號和時鐘信號，輸出若干路延時控制信號給若干個金屬氧化物半導(dǎo)體場效應(yīng)晶體管。延時控制信號輸出單元可以選用CPLD (Complex Programmable Logic Device,復(fù)雜可編程邏輯器件)。上述裝置具體為所述上電復(fù)位信號輸出單元輸出上電復(fù)位信號Vi給所述CPLD ；所述晶振輸出時鐘信號CLK給所述CPLD ;所述CPLD利用時鐘信號對上電復(fù)位信號進(jìn)行處理之后，輸出延時控制信號DELAY^ DELAY2,. . .、DELAYn給n個NMOS (N型MOS管)管；n個NMOS管輸出n個次級3. 3V電源VO^1'VCC332、. . .、VCC33n ;每個NMOS管的延時控制信號輸入端設(shè)置有下拉電阻，即DELAY1、DELAY2、. . .、DELAYn通過電阻R1'R2、. . .、Rn下拉到地。n個3. 3V次級電源經(jīng)過直流電源轉(zhuǎn)換器(DC-DC Converter)轉(zhuǎn)換為電壓符合要求的目標(biāo)電源。n個次級3. 3V電源上電順序的控制包括如下三個步驟步驟一 VCC33達(dá)到設(shè)定閾值Vh之后，上電復(fù)位信號輸出單元的輸出電SVi為低電平；在Vi為低電平期間，CPLD以輸入的CLK為時鐘，對計數(shù)器設(shè)置初始值，比如，初始值設(shè)置為O。在Vi為低電平期間，CPLD輸出DELAY1、DELAY2、. . .、DELAYn為低電平，此時，n個NMOS 管關(guān)斷，VCC33PVCC332、. .、VCC33n 沒有電壓輸出。步驟二 A持續(xù)輸出\ (設(shè)定時間)時間的低電平之后，變?yōu)楦唠娖絕Vi變?yōu)楦唠娖街?，CPLD以CLK為時鐘，對計數(shù)器進(jìn)行計數(shù)，每一個時鐘周期計數(shù)器的計數(shù)值加1，當(dāng)計數(shù)器的技術(shù)值增加到N的時候，停止計數(shù)。步驟三在0到N之間取n個整數(shù)，分別為Cl、C2.....cn,當(dāng)步驟二中的計數(shù)器的
值為CpC2.....Cn的時候，分別使DELAYp DELAY2.....DELAYn的輸出變?yōu)楦唠娖紸ELAY^
DELAY2.....DELAYn的輸出變?yōu)楦唠娖降臅r候，分別打開所連接的NMOS管，打開3. 3V電源
VCC33!, VCC332、 、VCC33n 的輸出?？梢园裋CC33:、VCC332、…、VCC33n中的任何一路或者幾路電源通過DC-DCCONVERTER轉(zhuǎn)換為不同于3. 3V的別的電壓值的電源來實現(xiàn)多個不同電壓電源的上電順序的控制，實現(xiàn)了多電源上電順序控制的功能。圖2所示為其中一路3. 3V電源VCC33m(l彡m彡n)的電源轉(zhuǎn)換電路。通過改變DC-DCC0NVERTER的外圍RC的參數(shù)可以改變VCC1J^電壓。晶振的周期為T，可以通過選擇不同的Cl、c2、. . .、cn的值，在0到NT的時間范圍內(nèi)，以T為步長，對電源VCC33PVCC33P. . .、VCC33n的上電順序進(jìn)行調(diào)整。通過選擇合適的晶振的周期T，設(shè)計合理的N的值就幾乎滿足目前所有多電源上電順序控制電路的時間控制要求。而T的選擇只需要更換晶振即可，N的選擇的范圍只受限于CPLD自身的寄存器的數(shù)量。下面以一個具體實例進(jìn)行詳細(xì)說明本實用新型實施例在硬件設(shè)計上只需要使用一個看門狗芯片(WATCHDOG)、一個晶振(0SILAT0R)、一個CPLD、幾個NMOS管和幾個直流電源轉(zhuǎn)換器(DC-DC Converter)。這些器件都是一個電路板最常用的器件，而這些器件幾乎在每一個多電源的電路板中都能夠找至IJ。上述器件按照圖I所示的方式搭建之后，只需對CPLD進(jìn)行簡單的編程就可以完成多電源上電順序控制功能。因為3. 3V電源是電路板中使用最為廣泛的電源，所以本實用新型實施例以3. 3V電源為主電源進(jìn)行敘述。[0040]本實用新型實施例如圖3所示，本裝置中使用的CPLD芯片為EPM570F256C5 ;看門狗芯片為MAX706SESA ;用來進(jìn)行電源變換的DC-DCconverter選用的芯片為TPS54610 ;晶振的頻率為IMHz。這是一個給CPU提供電源的多電源上電順序控制電路，該電路中需要對3. 3V電源VCCSS1U. 8V電源VCC332、1.0V電源VCC333三個電源的上電順序進(jìn)行控制。要求VCC333上電IOus之后VCC332上電，VCC332上電13us之后VCCSS1上電。因為晶振的頻率為1MHz，周期T = Ius0 NMOS的打開時間與TPS54610的開啟時間的數(shù)量級都遠(yuǎn)小于lus，所以這兩部分時間忽略不計。對于看門狗MAX706SESA來說，在VCC33電壓從零開始上升達(dá)到閾值Vh之后，輸出Vi持續(xù)ti時間低電平之后，Vi 一直為高電平。在CPLD中需要完成如下功能在輸入Vi為低電平時間內(nèi)，對計數(shù)器cnt清零， DELAY1, DELAY2和DELAY3輸出低電平。在Vi變?yōu)闉楦唠娖街?，以晶振的輸出作為時鐘對cnt進(jìn)行累加計數(shù)；在(^ = I的時候,DELAY3輸出高電平,cnt = 12的時候DELAY2輸出高電平，cnt = 23的時候DELAY1輸出高電平，計數(shù)器停止計數(shù)。DELAY3、DELAY2, DELAY1由低變高的時間相差至少10個周期，即10us。上述功能用硬件描述語言可以描述為
權(quán)利要求1.一種實現(xiàn)多電源上電順序控制的裝置，其特征在于，所述裝置包括 上電復(fù)位信號輸出單元，在電源電壓達(dá)到設(shè)定閾值后，設(shè)定時間內(nèi)向延時控制信號輸出單元輸出低電平上電復(fù)位信號，設(shè)定時間后向延時控制信號輸出單元輸出高電平復(fù)位結(jié)束信號； 晶振，向所述延時控制信號輸出單元輸出時鐘信號； 延時控制信號輸出單元，根據(jù)所述上電復(fù)位信號和時鐘信號，輸出若干路延時控制信號給若干個金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
2.如權(quán)利要求I所述的實現(xiàn)多電源上電順序控制的裝置，其特征在于，所述裝置還包括 一個或多個直流電源轉(zhuǎn)換器，與所述金屬氧化物半導(dǎo)體場效應(yīng)晶體管連接。
3.如權(quán)利要求I或2所述的實現(xiàn)多電源上電順序控制的裝置，其特征在于，所述延時控制信號輸出單元為復(fù)雜可編程邏輯器件CPLD。
4.如權(quán)利要求3所述的實現(xiàn)多電源上電順序控制的裝置，其特征在于，所述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的延時控制信號輸入端設(shè)置有下拉電阻。
專利摘要本實用新型公開了一種實現(xiàn)多電源上電順序控制的裝置，包括上電復(fù)位信號輸出單元，在電源電壓達(dá)到設(shè)定閾值后，設(shè)定時間內(nèi)向延時控制信號輸出單元輸出低電平上電復(fù)位信號，設(shè)定時間后向延時控制信號輸出單元輸出高電平復(fù)位結(jié)束信號；晶振，向延時控制信號輸出單元輸出時鐘信號；延時控制信號輸出單元，根據(jù)上電復(fù)位信號和時鐘信號，輸出若干路延時控制信號給若干個金屬氧化物半導(dǎo)體場效應(yīng)晶體管。本實用新型裝置通過控制金屬氧化物半導(dǎo)體場效應(yīng)晶體管的開關(guān)時間，來實現(xiàn)多電源上電順序控制，使用器件少，且為常用器件，可靠性高；而且，可通過更換晶振和更改CPLD的設(shè)計來滿足不同的需求，通用性好；并且具有計算量小，設(shè)計簡單、精度高的優(yōu)點。
文檔編號H03K17/296GK202475390SQ20112040823
公開日2012年10月3日 申請日期2011年10月24日 優(yōu)先權(quán)日2011年10月24日
發(fā)明者袁曉 申請人:中興通訊股份有限公司